Множительно-делительное устройство

Множительно-делительное устройство

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. санд-ву (22) Заявлено 10. 04. 80 (21) 2907459/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 23.01.82. Ьвллетень М 3

Дата опубликования описания 23. 01,82 (5 3 ) M. K JI.

6 06 Г 7/16 ОсудэрствснныЙ квннтРТ по делам нзабретеннй и отнрытнй (53) Уд К 681. 335 (088. 8) (72) Авторы изобретения

А.А.Першин и Л.T.Ãëóøêîâà

1

Карагандинский филиал Особого конструкторскЪгэбюро Всесоюзного научно-исследовательского института автоматизации черной металлургии (7l ) Заявитель (54) МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к аналоговой вычислительной технике, а именно к устройствам, в которых вычислительные операции выполняются путем изменения электрических величин, которые предназначены для умножения и деления, и может быть использовано для решения уравнений.

Известно множительно-делительное устройство, содержащее генератор ли10 нейно-нарастающего напряжения, вход которого подключен к источнику сигнала-делителя, а выход соединен с одним входом компаратора и через первый ключевой элемент — с шиной нуле1$ вого потенциала, второй вход компаратора присоединен к первому источнику сигнала-сомножителя, второй ключевой элемент, один выход которого соединен с выходом устройства, а второй выход подключен ко второму источнику сигнала-сомножителя, дифференцирующий элемент, вход которого соединен с выходом тактового генератора, управляющий вход первого ключевого элемента подключен к выходу дифференцирующего элемента, вход компаратора присоединен к управляющему входу второго управляющего элемента.

Данное множительно-делительное устройство решает алгоритм

F = ú

Uq где Ц, U — входные аналоговые сигналы Р13

Недостатком этого устройства является ограниченность функциональных возможностей, что не позволяет ему решать задачи с увеличением числа аргументов и введением дополнительных операций. Для решения таких задач данное устройство используется в комплексе с другими арифметическими устройствами, что значительно усложняет схему.

Известно также множительно-делительное устройство, содержащее ин3 900294 тегратор, пять ключей, компаратор. активный фильтр и мультивибратор, причем инвертирующий вход интегратора через первый и второй ключ соединен с первым и вторым входом устройства.

Выход интегратора соединен с инвертируащим входом компараторас Выход компаратора соединен с управляющим входом третьего ключа, включенного между входом и выходом интегратора, и управляющим входом пятого ключа.

Инвертирующий вход активного фильтра через пятый ключ соединен с третьим входом устройства, выход активного фильтра является выходом устройства.

Иультивибратоф является источником эталонного сигнала, один выход мультивибратора соединен с управляющим входом первого ключа, второй выход мультивибратора соединен с, управляющим входом второго и пятого ключа.

Иа первый вход устройства поступает входное отрицательное напряжение Цс, на второй и третий входы устройства поступают положительные входные сигналы U и U<.

Это устройство предназначено для умножения частного от деления двух постоянных аналоговых потенциалов на

1%

2S третий аналоговый потенциал и реализует алгоритм где U, U,,U - входные аналоговые

2 3 сигналы (2).

Недостатком устройства является ограниченность класса решаемых задач, не позволяющих решать более сложную математическую зависимость, необходимость решения которой возникает в ройство, содержащее первый интегратор, первый и второй ключи, первый, второй и третий компараторы, первый триггер, элемент И, реверсивный счетчик и регистр памяти, группа выходов котороro является группой выходов устройства, а группа входов подключена к группе выходов реверсивного счетчика, ъвход первого интегратора подключен к выходам nepsoro и второго ключей, информационные входы которых являются первым и вторым входами устройства, выход первого интегратора подклю55 ходе автоматизации определенных процессов. !

Наиболее близким по технической сущности к предлагаемому устройству является множительно- делительное уст4ф чен к первому входу первого компаратора, второй вход которого подключен к шине нулевого потенциала, а выход подключен к первому входу элемента И, выход второго компаратора подключен к первому входу первого триггера, выход которого подключен к первому входу счетчика, второй вход которого является входом эталонной частоты, выход третьего компаратора подключен к управляющим входам первого и второго ключей, а первый вход - к шине нулевого потенциала(31, Недостатком известного устройства является ограниченность класса решаемых задач, не позволяющих решать более сложную математическую зависимость.

Цель изобретения — расширение класса решаемых задач за счет реализации функции с

Поставленная цель достигается тем, что в множительно"делительное устройство введены третий, четвертый и пятый ключи, инвертор, второй интегратор. второй триггер и четвертый

- Ф компаратор, информационный вход третьего ключа подключен к информационному входу второго ключа, выход третьего ключа - к выходу второго ключа, а управляющий вход подключен к выходу первого компаратора, информационный вход четвертого ключа является третьим входом устройства, а выход подключен ко входу второго интегратора,выход которого подключен к первым входам второго и четвертого компараторов, второй вход второго компаратора подключен к выходу инвертора и к информационному входу пятого ключа, выход которого подключен ко входу второго интегратора, вход инвертора и второй вход четвертого компаратора обьединены и являются четвертым входом устройства,управляющие входы четвертого и пятого ключей подключены к выходу третьего компаратора, выходы второго и четвертого компараторов подключены соответственно к первому и второму входам второго триггера, выход которого подключен ко второму входу третьего компаратора и ко второму входу элемента И, выход элемента И подключен ко второму входу первого триггера, 9002 выход второго компаратора подключен к третьему входу счетчика.

На чертеже приведена функциональная схема устройства.

Множительно-делительное устройст- 5 во содержит интеграторы 1 и 2, предназначенные для интегрирования входных аналоговых сигналов различной полярности, ключи 3 - 7, предназначенные для поочередного подключения аналоговых напряжений к интеграторам, компараторы 8 — 11, инвертор 12, триггеры с раздельным запуском 13 и

14, элемент И 15, реверсивный счетчик

16 импульсов и регистр 17 памяти. 15

Ключи 3 и 5 выполнены на транзисторах р-и-р полярности, ключи 4, 6 и 7 выполнены на транзисторах и-р-и полярности.

На первый ключ 3 подается аналого- 2в вый сигнал — Ug отрицательной полярности, на второй ключ 4 подается положительный аналоговый сигнал +U2, на четвертый ключ 5 подается отрицательный аналоговый сигнал -U>, на 25 вход инвертора 12 и второй вход четвертого компаратора 10 поступает отрицательный сигнал -U4.

На третий счетный) вход счетчика 16 импульсов поступает эталонный частотный сигнал о.

Устройство работает следующим образом.

Положительный потенциал +!14 с вы- 3 хода инвертора 12 поступает на второй вход второго компаратора 9 и на пятый ключ 6.

В зависимости от состояния ключей 5 и 6 на выходе интегратора 2 может быть либо положительное напряжение +Up, либо отрицательное -U4.

Рассмотрим работу устройства в исходном. состоянии, когда напряжение на выходе интегратоРа 2 равно -Ц4 . 45

Потенциал -!1д с выхода интегратора 2 поступает на инвертирующий вход компаратора 10 и переключает его,при этом триггер 14 переключается и переключает компаратор 11. Отрицательное напряжение с выхода компаратора

11 поступает на управляющие входы ключей 3 — 6, при этом ключи 3 и 5 открываются, а ключи 4 и 6 закрываются.

Потенциал -U< поступает на вход

55 интегратора 1, потенциал -Ug поступает на вход интегратора 2. Линейно изменяющееся напряжение с выхода интегратора 2 поступает на инверти94 6 рующие входы компараторов 9 и 10, интегрирование входного напряжения

-U (заряд интегратора 2) происходит до момента времени, когда положительное напряжение ЦВь не станет равным положительному напряжению

+04, поступающему на неинвертирующий вход компаратора 9.

3а это время интегратор 1 интегрирует входное напряжение -Ц». Когда напряжение И ы танет равным !14, компаратор 9 срабатывает, переключает триггеры 13 и 14 и устанавливает счетчик 16 импульсов в нулевое состояние. Единичный потенциал с выхода триггера 13 поступает на вход разрешения счета счетчика импульсов.

Положительный потенциал с выхода триггера 14 поступает на первый вход элемента И 15. Триггер- 14 переключает компаратор 11. Положительный по." тенциал с выхода компаратора 11 открывает ключи 4 и 6 и закрывает ключи

3 и 5. Положительное напряжение +U< поступает на вход интегратора 1, положительное напряжение +U поступает на вход интегратора 2. Напряжение на выходе интегратора 2 линейно убывает.

Интегрирование входного напряжения U4 продолжается до момента времени, когда !3ВЫх2достигает уровня напряжения -U4, поступающего на вход компаратора 10. Компаратор 10 и триггер 14 переключаются.

Таким образом, время разряда интегратора 2 является постоянной величиной и не зависит от входных аналоговых сигналов +U>, +U4, -Ц .

В этот период времени интегратор

1 интегрирует входное напряжение

+U . Напряжение на выходе интегра2. тора 1 линейно убывает.

Интегрирование напряжения !! происходит до момента времени, когда напряжение на выходе интегратора 1 станет равным О. В этот момент времени компаратор 8 переключается, триггер 13 устанавливается в нулевое состояние и открывает ключ 7, при этом прекращается подача напряжения У2 на вход интегратора 1.

3а время разряда интегратора 1 в счетчике 16 импульсов набирается код, равный

U U

Х = К ц ц

Э где К - коэффициент пропорциональности.

900294

Информация в коде N из счетчика

16 импульсов переписывается в регистр

10 памяти, откуда может поступать в ,систему управления.

Далее цикл работы множительно-делительного устройства повторяется.

Таким образом, предложенное устройство позволяет расширить класс решаемых задач, по сравнению с известными устройствами, без значительного усложнения устройства. формула изобретения

Множительно-делительное устройство, содержащее первый интегратор,первый и второй ключи, первый, второй и третий компараторы, первый триггер, элемент И, реверсивный счетчик и регистр памяти, группа выходов которого является группой выходов устройства, а группа входов подключена к группе выходов реверсивного счетчика, вход первого интегратора подключен к выходам первого и второго ключей, информационные входы которых являются соответственно первым и вторым входами устройства, выход первого интегратора подключен к первому входу первого компаратора, второй вход которого подключен к шине нулевого потенциала, а выход подключен к первому входу элемента И, выход, второго компаратора подключен к первому входу первого триггера, выход которого подключен к первому входу счетчика, второй вход которого является входбм эталонной частоты, выход третьего компаратора подключен к управляющим входам первого и второго ключей, а первый вход — к шине нулевого потенциала, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет реализации функции

N = К, в него введены третий, Uq Гр

4 четвертый и пятый ключи, инвертор, второй интегратор, второй триггер и четвертый компаратор, информационный вход третьего ключа подключен к информационному входу второго ключа, выход третьего кпюча подключен к выходу второго ключа, а управляющий вход подключен к выходу первого компаратора, информационный вход четвертого ключа является третьим входом устройства, а выход подключен ко входу второго интегратора, выход которого подключен к первым входам второго и четвертого компараторов, второй вход второго компаратора подключен к выходу инвертора и к информационному входу пятого ключа, выход которого подключен ко входу второго интегратора, вход инвертора и второй вход четвертого компаратора объединень; и являются четвертым входом устройства, управляющие входы четвертого и пятого ключей подключены к выходу третьего компаратора, выходы второго и четвертого компараторов подключены соответственно к первому и второму входам второго триггера, выход которого подключен ко второму входу третьего компаратора и ко sTo рому входу элемента И, выход элемента И подключен ко второму входу первого триггера, выход второго компаратора подключен к третьему входу счетчика.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

8 585502, кл. Г 06 Г 7/16, 1976.

2. Патент Великобритании

1302806, кл. С 4 G, опублик. 1973.

3 Авторское свидетельство СССР по заявке lf 27493чч, кл. Г 06 Г 7/16, 1979.

900294 ьо

Подпи сное

Заказ 12184/67 Тираж 731

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Õ-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4