Цифровая интегрирующая структура
Иллюстрации
Реферат
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик (щ900300
«%
Ф (63) Дополнительное к авт. свид-ву (22) Заявлено 070480 (21) 2904629/18-24 с присоединением заявки № (23) Приоритет
Опубликовано 23. 0182, Бюллетень ¹ 3
Дата опубликования описания 23. 01 82 (51) М. Кп.
G 06 J 1/02
G F 7/64
Государственный комитет
СССР по делам изобретений н открытий
153) УДК 681. 3 (088.8) - g ) 1.; 1!,,;" . ,(14 l °
3 тд Vi3 ° (! им. В; Д-, Капйык ова (72) Автор изобретения
И.М.Криворучко
Таганрогский радиотехнический институт (71) Заявитель (54 ) ЦИФРОВАЯ ИНТЕГРИРУЮЦАЯ СТРУКТУРА
Изобретение относится к вычислительной технике и предназначено для решения широкого класса задач, описываемых системами дефференциальных и алгебраических уравнений и уравнениями, сводящимися к дифференциальным, а также для моделирования сложных процессов и объектов.
Известны цифровые интегрирующие . структуры, содержащие решающие блоки, блоки коммутаций, блоки ввода и вывода и блоки управления, предназначенные для решения широкого класса задач, описываемых системами дифференциальных и алгебраических уравнений и уравнениями, сводящимися к дифференциальным (1) и (2) .
Основным недостатком известных структур является большой расход оборудования для их построения вследствие больших затрат на коммутацию решающих блоков, не позволяющий практически создавать цифровые интегрирующие структуры (ЦИС) большой мощности, а также малогабаритные бортовые ЦИС.
Наиболее близкой по технической ,сущности к предлагаемой является ЦИС с одноразрядными приращениями, со держащая решающие блоки, блок ввода, олок вывода, блок управления, блок набора, блок коммутаций из коммутирукщих эле ментов, причем выход блока набора соединен с группой входов каждого решающего блока, а вход блока набора соединен с первым выходом каждого решающего блока, первый выход блока ввода соединен с первым входом каждого решающего блока, первый выход блока управления соединен со входом блока ввода и вторым входом каждого решающего блока, а вход блока управления соединен со вторым выходом каждо го решающего блока и с первым входом бло ка вывода, второй вход которого соединен со вторым выходом блока управления, второй выход блока ввода соединен с первым входом каждого коммутирующего элемента блока коммутации, первый выход каждого решающего блока соединен также со вторыми входами соответствующей группы коммутирующих элементов блока коммутации, а первая группа входов каждого решающего блока соединена также с вы- . ходами соответствующих групп коммутирующих элементов блока коммутации (3) .
Основным недостатком известной
ЗО IIHC с одноразрядными приращениями
900300 является большой расход оборудования, необходимый для ее построения вследствие больших затрат на коммутацию решающих блоков. При разработке ЦИС большой мощности эти затраты оказываются настолько велики, что: реализация подобных ЦИС оказывается практически невозможной.
Цель изобретения — уменьшение затрат оборудования ЦИС с одноразрядными приращениями.
Поставленная цель достигается тем, что в цифровую интегрирующую структуру, содержащую блок ввода, ре шающие блоки, блок управления, блок вывода и блок коммутации, причем первый выход блока ввода соединен с первым входом каждого решающего блока, первый выход блока управления соединен со входом блока ввода .и со вторым входом каждого решающего бло-. ка, а выход каждого решающего блока соединен со входом блока управления и с первым входом блока вывода, второй вход которого соединен со вторым выходом блока управления, дополнительно введены сдвигающие регистры . положительных приращений, сдвигающие регистры отрицательных приращений, программные регистры сдвига и дешифраторы, блок коммутации, состоящий из элементов И положительных и отрицательных приращений, причем третий выход блока управления соединен с первыми входами сдвигающих регистров положительных и отрицательных приращений и с управляющими входами программных регистров сдвига, первая группа информационных входов которых соединена с выходами выдачи программ коммутации блока ввода, выходы программных регистров сдвига соединены со второй группой информационных входов этого регистра и со входами соответствующего дешифратора, выходы .каждого из котьрых соединены с первыми входами соответствующих элементов И положительных и отрицательных приращений блока коммутации, второй выход каждого решающего блока соединен со вторыми входами соответствующих элементов И положительных приращений блока коммутации, а третий выход каждого решающего блока со вторыми входами соответствующих элементов И отрицательных приращений блока коммутации, второй вход каждого сдвигающего регистра положительных приращений соединен с выходом соответствующих элементов И положительных приращений блока коммутации, а второй вход каждого сдвигающего регистра отрицательных приращений соединен с выходом соответствующих лемснтов И отрицательных приращений .:".ока коммутации, первая группа вхо,гов каждого решающего блока соединеиа с соответствующей группой выходов соответствующего сдвигающего регистра положительных приращений, à вторая группа входов каждого решающего блока соединена с соответствующей группой выходов соответствующего сдвигающего регистра отрицательных приращений.
Кроме того, блок управления сьдержит пульт управления, счетчик итераций, счетчик точек решения, блок пуска-останова, включающий три узла сравнения, два счетчика, два эле—
„ мента НЕ, четыре триггера, пять ли20 б5 левым входом третьего триггера - т — ний задержки, семь элементов ИЛИ, 15 девять элементов И, комбинационный сумматор и делитель частоты, блок ,формирования управляющих импульсов и потенциалов, включающий распределитель импульсов, узел триггеров, элемент И, элемент ИЛИ и генератор тактовых импульсов, причем первая группа выходов пульта управления и группа выходов счетчика итераций соединены соответственно с первой и вто25 рой группой входов первого узла сравнения блока пуска-останова, вторая группа выходов пульта управления и группа выходов. счетчика точек реше— ния соединены соответственно с пер 0 вой и второй группами входов второго узла сравнения блока пуска-останова, выход первого узла сравнения блока пуска-останова соединен со входом первого элемента И этого же бло35 ка и через первый элемент НŠ— co входом второго элемента И этого же блока, выход которого через первую линию задержки соединен со входом первого элемента . ИЛИ и со входом
40 второго элемента ИЛИ этого же блока, выход которого соединен с единичным входом первого триггера этого же блока, выход первого элемента И блока пуска-останова соединен через вторую
4 линию задержки со входом третьего элемента ИЛИ этого же блока, выход которого соединен со вторым входом первого элемента ИЛИ и с нулевым входом второго триггера этого же блока, единичный выход которого соединен со входом третьего элемента И и со входом четвертого элемента И этого же блока, второй вход которого соединен с нулевым выходом первого триггера этого же блока, выход тре55 тьего элемента И блока пуска-останова соединен с единичным входом третьего триггера этого же блока, единичный выход которого соединен со входом пятого элемента И этого же б0 блока, выход которого через третью линию задержки соединен со входои четвертого элемента ИЛИ этого же бло-ка, выход которого соединен с нуле-вым входом первого триггера н с ну.900300 го же блока, выход четвертого элемента И блока пуска-останова соединен со входом первого счетчика этого же блока, второй вход которого соединен с выходом первого элемента ИЛИ, а группа выходов — с группой входов шестого элемента И этого же блока, выход которого соединен со вторыми входами первого и второго элементов И этого же блока, выход второго узла сравнения блока пуска-останова 1О соединен со входом седьмого элемента И и через второй элемент НŠ— со входом восьмого элемента И этого же блока, выход которого соединен со входом пятого элемента ИЛИ этого же f5 блока, выход которого соединен co вторым входом второго элемента ИЛИ и с единичным входом второго триггера этого же блока, выход седьмого элемента И блока пуска-останова соединен через четвертую линию задержки со входом шестого элемента ИЛИ этого же блока, выход которого соединен с первым входом счетчика точек решения, группа выходов комбинационного сумматора блока пуска-останова соединена с первой группой вхо.дов третьего узла сравнения этого же блока, вторая группа входов которого соединена с группой выходов второго ! счетчика этого же блока, а выход через пятую линию задержки соединен со вторыми входами седьмого и восьмого элементов И этого же блока и со входом седьмого элемента ИЛИ этого же блока, выход которого соединен с первым входом второго счетчика и с нулевым входом «етвертого триггера этого же блока, единичный вход которого соединен также с выходом второй линии задержки этого же блока, а единичный выход — co входом девятого элемента И этого же блока, второй вход которого соединен с выходом делителя частоты этого же блока, а выход — co вторым входом второго счет- 4 чика этого же блока, первый вход счетчика итераций соединен с выходом третьего элемента И 1И блока пускаостанова, второй вход — с единичным выходом третьего триггера блока пуска-останова, а третий вход — с первым выходом распределителя импульсов блока формирования управляющих импульсов и потенциалов, первый вход которого соединен с единичным 55 выходом первого триггера блока пуска-останова, второй выход распределителя импульсов блока формирования управляющих импульсов и потенциалов соединен со вторым входом третьего элемента i! блока пуска-останова, третий выход — co вторым входом пятого элемента И блока пуска-останова, а группа выходов — с группой входов узла триггеров блока формирования управляющих импульсов и потенциалов, первый выход которого соеди. нен со входом элемента И блока формирования управляющих импульсов и потенциалов, второй вход которого соединен с нулевым выходом второго триггера блока пуска-останова, а выход — co входом элемента ИЛИ, второй вход которого соединен также с выходом четвертого элемента И блока пуска-останова, выход генератора тактовых импульсов блока формирования управляющих импульсов и потенциалов соединен со вторым входом распределителя импульсов и третьим входом элемента И этого же блока, с третьим входом четвертого элемента И и входом делителя частоты блока пуска-останова, первый выход пульта .управления соединен с третьим входом второго элемента ИЛИ блока пуска-останова, второй выход — со вторым входом пятого элемента ИЛИ блока пускаостанова, а третий выход — со входа-. ми третьего, четвертого, шестого и седьмого элементов ИЛИ блока пуска останова и третьим входом распределителя импульсов блока формирования управляющих импульсов и потенциалов, второй вход счетчика точек решения соединен также с выходом третьего узла сравнения, первый выход блока управления соединен с первым и третьим выходами пульта управления, с единичным выходом третьего триггера блока пуска-останова, с чет. вертым выходом распределителя импульсов, со вторым выходом узла триггеров и с выходом генератора тактовых импульсов блока формирования управляющих импульсов и потенциалов, второй выход блока управления соеди- нен с третьим выходом пульта управ-, ления, с выходом первого узла сравнения и с выходом. девятого элемента
И блока пуска-останова, с пятым выходом распределителя импульсов и с выходом генератора тактовых импульсов блока формирования управляющих импульсов и потенциалов, третий выход блока управления соединен с третьим выходом пульта управления и с выходом элемента .ИЛИ блока формирования .управляющих импульсов и потенциалов,.а входная шина блока управления соединена с группой входов комбинационного сумматора.
На фиг.1 представлена функциональная схема предлагаемой цифровой интегрирующей системы; на фиг.2 — схема реализации блока управления ЦИС.
В состав ЦИС (фиг.1) входят блок ввода 1, решающие блоки 2, блок управления 3, блок вывода 4, сдвигающие регистры положительных приращений 5, сдвигающие регистры отрица900300 нала приращений 11 блока коммутации 9 °
В состав блока управления 3 предложенной ЦИС (фиг.2) входят пульт управления 12, счетчик итераций 13, счетчик точек решения 14, блок пуска-останова 15, содержащий первый узел сравнения 17, второй узел сравнения 18, первый элемент И 19, первый элемент НЕ 20, второй элемент
И 21, первую линию задержки 22, первый элемент ИЛИ 23, второй элемент
ИЛИ 24, первый триггер 25, вторую линию задержки 26, третий элемент
ИЛИ 27, второй триггер 28, третий элемент И 29, четвертый элемент И 39, третий триггер 31, пятый элемент И
32, третью линию задержки 33, четвертый элемент ИЛИ 34, первый счет— чик 35, шестой элемент И 36,: седьмой элемент И 37, второй элемент HE
38, восьмой элемент И 39, пятый эле— мент HJIH 40, четвертую линию задержки 41, шестой элемент ИЛИ 42, комбинационный сумматор 43, третий узел сравнечия 44, второй счетчик 45, пятую линию задержки 46, седьмой эле— мент ИЛИ 47, четвертый триггер 48, девятый элемент И 49, делитель частоты 50, блок формирования управ— ляющих импульсов и потенциалов 16, содержащий распределитель импульсов 51, узел 52 триггеров, элемент И
53, элемент ИЛИ 54, генератор так— товых импульсов 55, входную шину 56 блока управления, первый выход 57 блока управления, второй выход 58 блока управления, третий выход 59 блока управления.
Первая группа выходов пульта управления 12 и группа выходов счетчика итераций 13 соединены соответственно с первой и второй группой входов первого узла сравнения 17 блока пуска †остано 15.
Вторая группа выходов пульта управления 12 и группа выходов счетчика точек решения 14 соединены соответственно с первой и второй группой входов второго узла сравнения 18 блока 15, Выход первого узла сравнения 17 блока 15 соединен со входом первого элемента И 19 этого же блока и через первый элемент НЕ 20 — co входом второго элемента И 21 этого же блока, выход которого через первую линию задержки 22 соединен со входом перво-— го элемента ИЛИ 23 этого же блока и со входом второго элемента NIH 24 этого же блока, выход которого соединен с единичным входом первого триг— гера 25 этого же блока.
Выход первого элемента И 1Э блока
I5 соединен через втopóâ ли ин задержки 26 со входом треть ° i.> -я мсята ИЛИ 27 этогс же блока, янх л I< тельных приращений б, программ ые регистры сдвига 7, дешифраторы 8, блок коммутации 9, содержащий элементы И положительного канала прираще ний 10 и элементы И отрицательного канала приращений 11.
Выход блока ввода 1 соединен с первым входом каждого решающего блока 2, второй вход каждого из которых соединен с первым выходом блока управления 3. 10
Первый выход каждого решающего блока 2 соединен со входом блока управления 3 и с первым входом блока вывода 4, второй вход которого соединен со вторым выходом блока уп- 15 равления 3, третий выход которого соединен с первым входом каждого сдвигающего регистра положительных приращений 5, с первым входом каждого сдвигающего регистра отрицатель- .70 ных приращений 6 и со входом каждого программного регистра сдвига 7.
Вход блока ввода 1 соединен также с первым выходом блока управления 3, а группа выходов блока ввода 1 соединена с первой группой входов каждого программного регистра сдвига 7.
Группа выходов каждого программного регистра сдвига 7 соединена со второй группой входов этого же регистра 7 и с группой входов соответствующего дешифратора 8, выходы каждого из которых соединены с первыми входами соответствующих элементов И положительного канала приращений 10 блока коммутации 9 и с первыми вхо35 дами соответствующих элементов И отрицательного канала приращений ll блока коммутации 9.
Второй вход каждого сдвигающего регистра положительных приращений 5 40 соединен с выходом соответствующей группы элементов И положительного ка.нала приращений 10 блока 9, а второй вход каждого сдвигающего регистра отрицательных приращений б сое- 45 динен с выходом соответствующей группы элементов И отрицательного канала приращений.l.l блока 9 °
Первая группа входов каждого решающего блока 2 соединена с соответ- 50 ствующей группой выходов соответствующего сдвигающего регистра положительных приращений 5,а ..вторая группа входов — с соответствующей группой выходов соответствующего сдви- 55 гающего регистра отрицательных при ращений 6.
Второй выход каждого решающего блока 2 соединен со вторыми входами соответствующих групп элементов И положительного канала приращений 10 блока коммутаций 9, а третий выход каждого решающего блока 2 соединен со вторыми входами соответствующих групп элементов И отрицательного на- 5
900300
10 торого соединен со вторым входом первого элемента ИЛИ 23 и с нулевым входом второго триггера 28 этого жеблока, единичный выход которого соединен со входом третьего элемента И
29 и со входом четвертого элемента И
30 этого же блока, второй вход которого соединен с нулевым выходом первого триггера 25 этого же блока.
Выход третьего элемента И 29 блока 15 соединен с единичным входом 10 третьего триггера 31 этого же блока, единичный выход которого соединен со входом пятого элемента И 32 этого же блока, выход которого через третью линию задержки 33 соединен со входом четвертого элемента ИЛИ 34, выход которого соединен с нулевым входом первого триггера 25 и с нуле— вым входом третьего триггера 31 блока 15. 20
Выход четвертого элемента И 30 блока 15 соединен со входом первого счетчика 35 этого же блока, второй вход которого соединен с выходом первого элемента ИЛИ 23, а группа выходов — с группой входов шестого элемента И 36 этого же блока, выход которого соединен со вторыми входами первого 19 и второго 21 элементов И этого же блока.
Выход второго узла сравнения 18 блока 15 соединен со входом седьмого элемента И 37 и через второй элемент
НЕ 38 — co входом восьмого элемента И 39 этого же блока, выход которого соединен со входом пятого элемента . ИЛИ 40, выход которого соединен со вторым вход. второго элемента
ИЛИ 24 и с единичным входом второго триггера 28 блока 15.
Выход седьмого элемента И 37 бло- 40 ка 15 соединен через четвертую линио задержки 41 со входом шестого элемента ИЛИ 42 этого же блока, выход которого соединен с первым входом счетчика точек решения 14. 45
Входная шина 56 блока управления соединена с группой входов комбинационного сумматора 43 блока 15, групрого coegHHeHa c пер 50 вой группой входов третьего узла сравнения 44, вторая группа входов которого соединена с группой выходов второго счетчика 45 этого же блока, а выход через пятую линию. задержки
46 соединен со вторыми входами седь- 55 мого 37 и восьмого 39 элементов И этого we блока и входом седьмого элемента ИЛИ 47 этого же блока, выход которого. соединен с первым входом. второго счетчика 45 и с нулевым вхо— бО дом четвертого триггера 48 этого же блокА, единичный вход которого соединен также с выходом второй линии задержки 26 этого же блока, а единич. ный выход — co входом девятого эле- б5 мента И 49, второй вход которого соединен с выходом делителя частоты
50, а выход — co вторым входом второго счетчика 45.
Первый вход счетчика итераций 13 соединен с выходом третьего элемента ИЛИ 27 блока 15, второй вход — c единичным выходом третьего триггера
31 блока 15, а третий вход — с первым выходом распределителя импуль-. сов 51 блока 16, первый вход которого соединен с единичным выходом первого триггера 25 блока 15.
Второй выход распределителя импульсов 51 соединен со вторым входом третьего элемента И 29 блока 15, третий выход — co вторым входом пя.того элемента И 32 блока 15, а группа выходов — с группой входов узла триггеров 52 блока 16, первый выход которого. соединен со входом элемента И 53 блока 16, второй вход которого соединен с нулевым выходом второго триггера 28 блока 15, а выход— со входом элемента ИЛИ 54, второй вход которого соединен также с выходом четвертого элемента И 30 блока 15.
Выход генератора тактовых импульсов 55 блока 16 соединен со вторым входом распределителя импульсов 51 и третьим входом элемента И 53 блока 16, с третьим входом четвертого элемента И 30 и входом делителя частоты 50 блока 15.
Первый выход пульта управления 12 соединен с третьим входом элемента
ИЛИ 24 блока 15, второй выход — со вторым входом пятого элемента ИЛИ 40 блока 15, а третий выход — co,âõoäoì третьего элемента ИЛИ 27, четвертого элемента ИЛИ 34, шестого элемента
ИЛИ 42 и седьмого элемента ИЛИ 47 блока 15-и с третьим входом распределителя импульсов 51 блока 16.
Второй вход счетчика точек решения 14 соединен также с выходом третьего узла сравнения 44 блока 15.
Первый выход 57 блока управления соединен с первым и третьим выходами пульта управления 12, с единичным выходом третьего триггера 31 блока 15, с четвертьм выходом распределителя импульсов 51, со вторым выходом узла триггеров 52 и с выходом генератора тактовых импульсов 55 блока 16.
Второй выход 58 блока управления соединен с третьим выходом пульта управления 12, с выходом первого узла сравнения 17 и выходом девятого элемента И 49 блока 15, с пятым выходом распределителя импульсов 51 и с выходом генератора тактовых импульсов 55 блока 16.
Третий выход 59 блока управления соединен с третьим выходом пульта
900300 управления 12 и с выходом элемента
ИЛИ 54 блока 16.
Решение задач на предлагаемой ЦИС осуществляется приближенными Методами численного интегрирования. Результаты решения получаются -в виде числовых значений искомых. величин через равные интервалы времени.
Решаемая задача представляется в виде симметричной формы уравнений
Йеннона н н р„=ДАр„aZ;,dy „=Z А де АРкл и АМ1 (j=1,2,3...N) являются постоянными коэффициентами, принимаюцими значения 0 или 1 в зависимости от решаемой задачи.
Прямоугольные матрицы, . состав-,. ленные из коэффициентов Ару и А вместе с вектором начальных,„условий урк(р (k=1,2,...,N) .полностью задают программу решения задачи.
На входы решающих блоков информация подается в виде приращений подынтегральной функции и переменной интегрирования. Решающий блок оперирует с одноразрядными прирацениями, представленными в тернарной системе кодирования, и выполняет следуюцие операции: цифровое ин» тегрирование1 суммирование приращений; функцию знака; ограничение; сложение.
Перед началом работы блок управления 3 подачей соответствуюцегб сигнала с третьего выхода пульта управления 12 на первый свой выход 57 производит установку в нулевое положение блока ввода 1 и решаюцих блоков 2, подачей этого же сигнала на второй выход 58 . производит . установку н нулевое полож н е блока вывода 4, а подачей этого же сигнала на третий выход 59 производит установку в нулевое положение регистров 5 — 7. Кроме того., сигнал с третьего выхода пульта управления 12, пройдя через элемент ИЛИ 27, установит в нулевое состояние триггер 28 блока 15 и счетчик 13, пройдя через элемент ИЛИ 34, установит в нулевое состояние триггер 25 и 31 блока 15, пройдя через элемент ИЛИ 42, установит н нулевое состояние счетчик точек решения 14, пройдя через элемент ИЛИ 47 установит в нулевое состояние счетчик 45 и четвертый триггер 48 блока 15, пройдя через элементы ИЛИ 27 и . ИЛИ 23 установит в нулевое состояние первый счетчик 35 блока 15, à также установит в исходное состояние распределитель импульсов 51 блока 16, поступив на нторой
его вход.
Эатем производится настройка цИС на решение задачи. При этом иэ блока управления 3 с первого выхода пульта управления 12 через первый выход 57 в блок ввода 1 поступает сигнал начала настройки, который запускает этот блок и блок ввода 1 начинает считывать с внешних носителей информации настроечную информацию и подавать ее в соответствующие решающие блоки 2 и программные регистры 7.
Одновременно блок управления 3 осуществляет выработку управляющих сиг— налов, обеспечивающих организацию ввода информации в решающие блоки 2 !
5 и программные регистры 7. Причем н решаюцие блоки 2 поступают начальные значения подинтегральных функций и кода операции, а на входы программных регистров 7 поступает программа ком2р мутации, составленная в соответствии с матрицами коммутации Арк и Ао причем в каждый регистр 7 поступает только соответстнуюцая ему часть программы коммутации. Программные ре75 гистры сдвига 7 представляют собой параллельно-последовательные регистры, в которых последовательно представлено (d ф) групп разрядон (d количество входов одного решающего блока, N — количество решающих блокОн н ЦИС, т.е. вычислительная мощность ЦИС, п — количество программных регистров сдвига, выбираемое н зависимости от требуемого быстродействия и затрат оборудования ЦИС), а параллельно в каждой группе разря— дов представлено (Bog
40 каждого программного регистра сдвига 7 поставлена в соответствие определенному входу определенного решающего блока 2 и н этой группе разрядов параллельным кодом записывается номер решаю45 щего блока 2, выход которого соединен по структурной схеме решения задачи с данным входом данного решающего блока 2. Одновременно с подачей на входы программных регистров сдви5р га 7 программы коммутации из блока 1 поступают в эти же регистры из блока управления 3 сигналы сдвига длительностью, ранной и тактов.
° и
Происходит это следуюцим образом.
55 .Сигнал начала настройки, постУпаюций с первого ныхода пульта управления 12 на вход блока ннода 1, одновременно поступает через элемент
ИЛИ 24 блока 15 на единичный вход триггера 25 этого же блока. В результате триггер 25 переходит в единичное состояние и подает на первый вход распределителя импульсов 51 блока 16 сигнал разрешения запуска. По этому сигналу распределитель 51 за65 пускается :и начинает вырабатывать
13
14
900300 ральной функции, в регистре кода oneраций и т.п.), которые со второго вы 0
)5 низации ввода настроечной информации.
Кроме того, управляющий потенциал длительностью (d „ †) тактов с первого
N выхода узла 52 поступает на вход элемента И 53 блока 16 и, так как тригrep 28 блока 15 после установки в исходное состояние выдает с нулевого выхода разрешающий сигнал на другой вход элемента И 53 блока 16, то в течение (1 -"„) тактов в каждом цикле работы распределителя 51 через открытый элемент И 53 будут проходить тактирующие импульсы с выхода генератора 55 и получающиеся в результате в каждом цикле сигналы сдвига длительностью (Д вЂ ) тактов с выхода и и элемента И 53 через элемент ИЛИ 54
З0 будут поступать на входы регистров 7, обеспечивая запись считываемой бло35 причем в кажды регистр 7 будет запи40 (т . е . будет записываться вся соответи этап передачи приращений. Лишь на
50 первой итерации этап передачи приращений,вследствие их нулевого значения, 60 распределение временных импульсов, которые с выходов распределителя 51 поступят на единичные и нулевые входы триггеров узла. 52 блока 16,и произведут выработку управляющих сигналов соответствующей длительности (эта длительность зависит от количества разрядов и регистре нодинтегхода узла 52, также как и распределенные временные импульсы с четвертого выхода распределителя 51, будут поступать через первый выход 57 блока управления 3 в блок ввода 1 и решающие блоки 2 для обеспечения оргаи третий выход 59 блока управления 3 ком 1 с внешнего носителя информации программы коммутации в регистр 7, сываться программа коммутации лишь той группы решающих блоков 2, которая соответствует этому регистру
:ствующая только этому регистру часть программы коммутации).
После ввода всей настроечной информации процесс настройки ЦИС заканчивается и начинается выполнение процесса решения задачи. Процесс решения задачи на каждой итерации разбивается на два этапа — этап вычислений отсутствует. Перед началом решения в блоке управления 3 на пульте 12 задается необходимое количество итераций, в течение которого вычисляется точка решения и задается необходимое число точек решения. Затем на пульте управления 12 блока 3 вырабатывается команда Пуск и соответствующий сигнал со второго выхода пульта управления 12 поступает через элемент
ИЛИ 40 блока 15 на единичный вход триггера 28 этого же блока, устанавливая его в единичное состояние, и с выхода элемента ИЛИ 40 через эле55
65 мент ИЛИ 24 — на единичный вход триг гера 25 блока 15, подтверждая его единичное состояние. В результате триггер 28 блока 15 закроет элемент
И 53 блока 16, запретив тем самым выработку сигналов сдвига, обеспечивающих ввод программы коммутации в.регистры 7.Одновременно сигнал с единичного выхода триггера 28 блока 15 откроет элемент И 29 этого же блока и первый временный импульс, соответствующий началу итерации, со второго выхода распределителя 51 блока 16 пройдет через элемент И 29 и установит в единичное состояние триггер 31 блока 15, который начнет выдавать на первый выход 57 блока управления 3 сигнал, разрешающий решение. Этот сигнал с выхода блока 3 поступает в решающие блоки 2 и в них производится выполнение этапа вычислений первой итерации, при этом также в решающие блоки 2 из блока 3 с выходов распределителя 51 и узла 52 триггеров поступают временные импульсы и управляющие потенциалы, обеспечивающие процесс вычислений. Одновременно сигнал с единичного выхода триггера 31 блока 15 поступает на управляющий вход счетчика 13, разрешая суммирование, и первый временный импульс, соответствующий итерации, поступит с выхода распределителя 51 блока 16 и перебросит счетчик 13 в состояние, равное единице. По окончании этапа вычислений на первой итерации последний временный импульс, соответствующий концу итерации, пройдет с третьего выхода распределителя
51 блока 16 через открытый элемент
И 32 блока 15 и, задержавшись на один такт на линии задержки 33, поступит через элемент ИЛИ 34 на нулевые вхо-. ды триггеров 25 и 91 блока 15 и установит их в нулевое состояние. В результате триггер 25 блока 15 прекратит выработку сигнала разрешения запуска в распределитель 51 блока 16 и распределитель 51 перестанет выдавать на выход 57 блока 3 распределенные временные импульсы, а узел триггеров.52 блока 16 — управляющие потенциалы, необходимые для организации процесса вычислений в.решающих блоках 2, а триггер 31 блока 15 пре;.ратит выработку сигнала, разрешающего решение. На этом этап вычислений первой итерации заканчивается и начиная со следующего такта, тактирующие импульсы с выхода генератора
55 блока 16 через открытый элемент
И 30 блока 15 (так как триггер 25 после окончания этапа вычислений пер вой итерации установился в нулевое состояние, а триггер 28 находится с начала процесса решения задачи в единичном состоянии) начнут поступать на суммирующий вход счетчика 35, 15
16
900300 последовательно изменяя его состояние до значения (с1 -), и начнут поN ступать с выхода элемента И 30 блока
15 через элемент ИЛИ 54 блока 16 на третий выход 59 блока 3, образуя сигнал сдвига длительностью (a >) и тактов. Начинается выполнение этапа передачи приращений во второй итерации. При этом сигнал сдвига с третьего выхода 59 блока 3 поступает на входы регистров 5 — 7, и производит сдвиг находящейся в них информации и подачу программной информации с выходов регистров 7 на входы дешифраторов 8. При этом в каждом такте на входы дешифраторов 8 параллель- i5 ным двоичным кодом поступают номера решающих блоков, выходы которых по структурной схеме решения задачи соединены с соответствующими этим разрядам программных регистров 7 вхо-70 дами соответствующих решающих блоков 2. Дешифраторы 8 производят расшифровку номеров решающих блоков и подают управляющие сигналы на соответствующие элементы И положительно- 75 го 10 н отрицательного 11 каналов приращений блока коммутации 9, кото-! рые обеспечивают прохождение с выходов соответствующих решающих блоков 2 одноразрядных приращений, полученных 30 на предыдущей итерации, на входы сдвигающих регистров 5 и б. Поступающие с выходов i блока 9 приращения записываются в каждом такте в первые разряды соответствующих регистров 5 или 6 и сдвигаются сигналом сдвига в следующем такте в следующие разряды этих регистров. В результате за d +
"актов этапа передачи приращений программа коммутации решающих блоков 2, 40 поступающая с выходов регистров 7, последовательно расшифровываясь на дешифраторах 8, перезапишется в эти же регистры, а в регистры 5 и б в соответствии с этой программой запишутся „:одноразрядные приращения соответствующих решающих блоков 2,При этом,так как каждый разряд регистров 5 и б, так же .как и регистров 7, соответствует определенному входу определенного решающего блока 2, то в этом разряде будет записано приращение того решающеro блока 2, номер которого записан в соответствующий данному входу данного решающего блока 2 параллельной rpynne разрядов соответствующего программного регистра 7, т.е. будет записано приращение решающего блока 2, выход которого по структурной схеме задачи соединен с данным входом данного решающего бло- 60 ка.2. По окончании этапа передачи,. приращений, когда состояние счетчика 35 блока 15 в (d ф) такте достигнет значения (d ) -), то на выходе элемента И 36 появится сигнал, который поступит на входы элементов И 19 и 21 блока 15, но так как на выходе узла сравнения 17 блока 15 сигнал равенства кодов отсутствует, то элемент И 19 закрыт, а элемент И 21 открыт, так как на выходе инвертора 20 будет разрешающий сигнал, и в результате сигнал с выхода элемента И
36 в (d ф) такте поступит через элемент И 21 и, задержавшись на один такт на линии задержки 22, пройдет в следующем такте через ИЛИ 23 в счетчик 35, устанавливая его в нулевое состояние, и через элемент ИЛИ
24 на единичный вход триггера 25, устанавливая его в единичное состояние и запрещая прохождение тактирующих импульсов через элемент И 30 и ИЛИ
54 на третий выход 59 блока 3, за— вершая тем самым образование сигнала сдвига длительностью (Д "-) тактов, и одновременно разрешая запуск распределителя 51 подачей сигнала разрешения запуска с единичного выхода триггера 25. На этом этап передачи приращений заканчивается, распределитель импульсов 51 запускается и первый временный импульс пройдет через открытый элемент И 29, так как триггер 28 находится с начала процесса решения задачи в единичном состоянии, и установит в единичное состояние триггер 31, который начнет выдавать через .первый выход 57 блока
3 в каждый решающий блок 2 сигнал, разрешающий решение. Начинается этап вычислений на второй .итерации, в течение которого приращения с выходов регистров 5 и б поступают на соответствующие входы соответствующих решающих блоков 2. В блоках 2 производит— ся вычисление новых значений подинтегральных функций и приращений ин— теграла, По окончании этапа вычисле— ний на второй итерации блок 3 прекращает выработку сигнала, разрешающего решение, и вырабатывает сигнал сдвига длительностью (a P) тактов начинается этап передачи приращений на третьей итерации, а далее этап вычислений и этап передачи приращений периодически повторяются.
После отработки заданного количестна итераций счетчик 13 в начале этапа вычислений на последней итерации первым временным импульсом перебросится в состояние, соответствующее заданному на пульте управления 12 количеству итераций, и в результате узел сравнения 17 блока 15 выдает сигнал равенства кодов, который через второй выход 58 блока 3 поступит в блок вывода 4 и запустит его. Блок вывода 4 производит считывание в свою буферную память получаемых на последней итерации значений подинтегральных функций из тех решающих
900300 ми составляют (и „(3(q,N)Q,) .(d )g 0 акоп блоков 2, в коде операций которых имеется признак печати. После проведения этапа вычислений на последней итерации выполнится этап передачи приращений, по окончанию которого на выходе элемента И 36 блока 15 появится сигнал и, так как на выходе узла 17 имеется сигнал равенства кодов, то элемент И 21 будет закрыт и не пропустит сигнал на запуск распределителя 51, но в то же время !О элемент И 19 будет открыт и сигнал с выхода элемента И 36 пройдет через элемент И 19 и, задержавшись на один такт на линии задержки 26, пройдет через элемент ИЛИ 27 и ус- 15 тановит в нулевое состояние триггер
28 блока 15 и счетчик 13, а пройдя еще через элемент ИЛИ 23, установит в нулевое состояние счетчи