Устройство для контроля логических блоков

Устройство для контроля логических блоков

Иллюстрации

Показать все

Реферат

 

<и>902018

Союз Советсиик

Социаннстическнк

Ресиубп н

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (5! )М. Кл. (22) Заявлено 17. 01. 80 (21) 2875670/18-24 с прмсоедимением заявки М

G 06 F 11/22 тввуирстннвныЯ кеттнтет

СССР ив девам ИЗФЯРетвннЯ н втнрнтнЯ (23) Приоритет

Опубликовано 30.01.82,Бюллетень М4

Дата опубликования описания 30.0 1. 92 (Щ УЙК681. 32 (088.8) Е.3. Храпко и А.В. Горохов (72) Авторы изобретения (7I) Заявитель (54 ) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ

БЛОКОВ

Изобретение относится к вычислительной технике, в частности к устройствам для обнаружения ошибок и конт" роля логических блоков.

Известно устройство для обнаруже3 ния ошибок в выходной последователь" ности цифровых узлов, содержащее регистр сдвига и сумматор по модулю два в цепи обратной связи, вход сумматора подключен к выходу контролируемого узла, выходы регистра через де шифратор подключены к индикатору эта;понных сигнатур (1 1.

Недостатком данного устройства является то, что оно обеспечивает возможность контроля информации только одного из каналов контролируемого цифрового блока.

Наиболее близким к предлагаемому устройству является устройство для контроля цифровых блоков, содержащее генератор тестов, выходы которого подключены ко входу блока управления и. к входам эталонного и контролируемого блоков, выходы которых через блок сравнения подключены к блоку ре» гистрации и индикации, выходы эталонного блока через блок пирамидальной свертки по модулю два подключены к одному из входов сумматора, который включен в цепь обратной связи регистра сдвига, выходы регистра через де" шифратор подключены к индикатору ис" правности эталонного блока, а выходы блока управления соединены с управляоцим входом генератора тестов и регистра сдви га I 2 ).

Недостатком известного устройотва является невозможност ь обнаружения ошибок, поя вляющихся одновременно на двух, четырех и т.д. выходах контролируемого эталонного блока. Это происходит всЛедствие компенсации . ошибок кратных двум а блоке пирамидальной свертки, которая производит сложение по модулю два выходных последовательностей всех выходов эталон" ного блока, Э 9020

Цель изобретения - повышение дос" товерности контроля.

Поставленная цель достигается тем, что в устройство для контроля логических блоков, содержащее блок управ5 ления, генератор тестов, блоки сравнения, блок регистрации сбоев, индикатор ошибок, сумматор, регистр сдви" га, дешифратор, индикатор исправнос- О ти эталонного блока, индикатор ошибок и эталонный блок, причем первый вход блока управления является входом

"Пуск" устройства, второй вход блока управления, первый вход генератора тестов, первый вход блока регистрации сбоев и первый вход регистра сдвига является установочным входом устройства, первый выход блока управления подключен ко второму входу генератора тестов, первый выход которого подключен к первым входам эталонного блока, контролируемого блока и к третьему входу блока управления, четвертый вход которого соединен со вторым входом контролируемого блока, вторым входом генератора тестов и вторым входом эталонного блока, первая группа выходов которого подкрк - чена к первой группе входов каждого блока сравнения, вторая группа входов каждого из которых соединена с группой выходов контролируемого блока, группа выходов каждого блоха сравнения подключена к группе входов блока регистрации сбоев, выход которого соединен со входом индикатора ошибок, вход индикатора исправности эталонного блока подключен к выходу дешифратора, группа входов которого соединена с группой выходов регистра сдвига, первый выход которого подключен к первому входу сумматора, второй вход которого соединен со вторйм выходом регистра сдвига, информационный вход которого подключен к выходу сумматора, введены распределитель потенциалов, формирователь пакета импульсов и мультиплексор, причем первый выход блока управления подключен ко входу формирователя пакета импульсов, выход которого подключен ко входу распределителя потенциалов и сдвиговому входу регистра сдвига, выход распределителя потенциалов подключен к пятому входу блока управления, группа выходов распределителя потенциалов подключена к группе управляющих входов мультиплексора, 18 4 группа информационных входов которого соединена со второй группой выходов эталонного блока, выход мультиплексора соединен со входом сумматора.

Блок управления содержит дешифратор, элемент И, элемент задержки, триггер и генератор импульсов, входы дешифратора являются соответственно третьим и четвертым входами блока управления, выход дешифратора подключен к установочному входу триггера, пер вый вход три ггер а я вляет ся вторым

1 входом блока, первый вход которого является вторым входом триггера, третий вход которого подключен ко входу элемента задержки и является пятым входом блока, выход которого подклю" чен к четвертому входу триггера, выход которого подключен к первому вхо" .ду элемента И, второй вход которого соединен с выходом генератора такто вых импульсов, выход элемента И является первым выходом блока управления.

На фиг. 1 представлена блок-схема устройства, на Фиг, 2 - то же, блок управления", на фиг. 3 - блок Формирования пакета импульсов.

Устройство содержит генератор 1 тестов, блок 2 управления, эталонный блок 3, контролируемый блок 4, блоки 5 сравнения, блок 6 регистрации сбоев, индикатор 7 ошибок, Формирователь 8 пакета импульсов, распределитель 9 потенциалов, мульти" плексор 10, сумматор 11, регистр 12 сдвига„ индикатор 13 исправности эталонного блока, дешифратор 14, установочный вход 15, пусковой вход 16.

Блок управления содержит дешифратор 17, элемент 18 И, генератор 19 тактовых импульсов, элемент 20 задержки и триггер 21.

Блок формирования содержит генератор 22 импульсов сдвига, элемент 23 И, двоичный счетчик 24, R-S триггер 25.

Устройство работает следующим образом.

При поступлении команды "Пуск" на вход 16 импульс тактовой частоты поступает на генератор 1 тестов и на вход формирователя 8 пакета импульсов. Формирователь 8 вырабатывает пакет импульсов, соответствующий числу Й выходных каналов контролируемого блока. Пакет импульсов поступает на распределитель 9 потечциалов, 8 6 шее прохождение импульсов тактового генератора 19 через элемент И 18 °

Элемент 20 задержки определяет частоту переключения генератора тестов 1.

Триггер 25 устанавливается в единичное состояние в момент прихода первого тактового импульса. При этом импульсы сдвига с генератора 22 через элемент И 23, поступают на вход двоичного .счетчика 24 и на выход формирователя 8. Импульс переполнения счетчика 24 с разряда, выбранно" го в соответствии с формулой И 2", где n — число разрядов счетчика, переключает триггер 25 в нулевое состояние. 8ыдача пакета импульсов формирователем 8,прекращается до поступления следующего тактового импульсаа.

Предлагаемое устройство обеспечивает контроль одновременно двух цифровых блоков, выдавая информацию о правильности функционирования первого из блоков в виде сигнатуры, а другого по ответным реакциям на входные тесты сравниваемым с первым блоком.Пос-, ледовательный опрос каждого выходного канала блока 3 при помощи мультиплек сора 10 исключает возможность взаимной компенсации ошибок, возникших на нескольких каналах одновременно.

8 то же время сигнатура, полученная после окончания тестирования, харак" теризует состояние всего блока, а не только 11-го канала. Такое решение позволяет отказаться от устройств хранения сигнатур, характеризующих функционирование каждого канала. формула изобретения

5 90201

Си гнали с выходо в распределит еля 9 последовательно с 1 по М-ый разряд подаются на упра вляющи е входы мул ьтиплексора 10, который представляет собой и двухвходовых схем И с последую-5 щи м объеди не ни ем по ИЛИ. От вет н ая реакция контролируемого блока на первую тестовую комбинацию последовательно с 1 по Й-ый выходные каналы вводится через сумматор 11.в ре- 1о гистр 12. Одновременно на вход "Сдвиг" регистра 12 поступает пакет импульсов с выхода формирователя 8. Информация, поступившая на вход сумматора 11, записывается и сжимается в i5 регистре 12 при помощи цепей обрат" ной связи через сумматор 11. Сигнал с последовательного И-го разряда распределителя 9 потенциалов поступает на блок управления 2, который го вырабатывает второй импульс тактовой (частоты. Этот цикл повторяется до момента появления на выходах генератора 1 определенной комбинации сигналов, соответствующих последнему 25 ,тесту. В регистре l2 остается записанным двоичное число (сигнатура), определяющее правильность функционирования блока 3. При соответствии сигнатуры эталонному значению сраба" зе тывает дешифратор 14 и индикатор 13 исправности блока 3.

Генератор 1 вырабатывает тестовые последовательности, поступающие на идентичные входы блоков 3 и 4. Ответные реакции блоков 3 и 4 сравниваются между собой блоками 5 сравнения, и в случае рассогласования в каналах, сбои регистрирует блок 6. При совпадении выходных реакций блоков 3 и 4 срабатывает индикатор 7.

При поступлении сигнала установки начального состояния на вход 1, триггер 2 1 устанавливается в нулевое

;состояние, запрещая прохождение им пульсов тактового генератора 19 через элемент И 18. С поступлением сигнала "Пуск" по шине 16, триггер 21 переключается и разрешает прохождение первого тактового импульса на вход формирователя пакета импульсов 8.

Дешифратор 17 вырабатывает единичный сигнал при появлении на его входах комбинации двоичных сигналов, соответствующих последнему тесту.

Сигнал с дешифратора 17 поступает на и - вход триггера 21 и устанавливает его Q - выход в нулевое состояние, останавливая тем саььм дальней1. Устройство для контроля логических блоков, содержащее блок управ" ления, генератор тестов, блоки сравнения, блок регистрации сбоев, инди" катор ошибок, сумматор, регистр сдви" га дешифратор, индикатор исправности эталонного блока, индикатор ошибок и эталонный блок, причем первый вход блока управления является входом

"Пуск" устройства, второй вход блока управления, первый вход генератора тестов, первый вход блока регистра" ции сбоев и первый вход регистра сдвига является- установочным входом устройства, первый выход блока управ" ленив подключен ко второму входу генератора тестов, первый выход которого

7 9020 подключен к первым входам эталонного блока, контролируемого блока и к третьему входу блока управления, четвертый вход которого соединен со вторым входом контролируемого блока, 5 вторым входом генератора тестов и вторым входом эталонного блока, первая группа выходов которого подключена к первой группе входов каждого блошка сравнения, вторая группа входов iî каждого из которых соединена с группой выходов контролируемого блока„ группа выходов каждого блока сравнения подключена к группе входов блока регистрации сбоев, выход которого is соединен со входом индикатора ошибок, вход индикатора исправности эталонного блока подключен к выходу дешифратора, группа входов которого соединена с группой выходов регистра гв сдвига, первый выход которого подключен к первому входу сумматора, второй вход которого соединен со вторым выходом регистра сдвига, инФормационный вход которого подклю- 2S ,чвн к выходу сумматора, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены распределитель потенциалов, формирователь пакета им- 30 пульсов и мультиплексор, причем первый выход блока управления подключен ко входу формирователя пакета импульсов, выход которого подключен ко входу распределителя потенциалов и сдвиговому входу регистра сдвига, выход распределителя потенциалов подключен к пятому входу блока управле18 8 ния, группа выходов распределителя потенциалов подключена к группе управляющих входов мультиплексора, группа информационных входов которого соединена со второй группой выходов эталонного блока, выход мультиплексора соединен со входом сумматора.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления содержит дешифратор, элемент И, элемент задержки, триггер и генератор импульсов, входы дешифратора являются соответственно третьим и четвертым входами блока управления, выход дешифратора подключен к установочному входу триггера, первый вход триггера является вторым входом блока, первый вход которого является вторым входом триггера, третий вход которого подключен ко входу элемента задержки и является пятым входом блока, выход которого подключен к четвертому входу триггера, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход элемента И является первым выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1.Электроника. И., "Мир, И5, 1977.

2. Авторское свидетельство СССР

4Г 706849, кл. G 06 F 11/46, 1978 (прототип),