Устройство сопряжения с памятью

Устройство сопряжения с памятью

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ „„

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 22.10.79 (21) 2830933/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.з

G 06 F 3/04

Государственный комнтет

СССР

Опубликовано 07.02.82. Бюллетень № 5

Дата опубликования описания 17.02.82 (53) УДК 681.325 (088.8) по делам изобретений н открытий (72) Авторы изобретения

Ю. М. Корбашов и В. И. Усков (71) Заявитель (54) УСТРОЯСТВО СОПРЯЖЕНИЯ С ПАМЯТЬЮ

Изобретение относится к вычислительной технике, в частности к организации управления памятью в вычислительных системах (ВС).

Известно устройство управления памятью, содержащее регистр обращения к па- 5 мяти, узел ответа, адресные регистры, коммутатор, блоки хранения очереди запросов, хранения таблицы занятости, приоритетного выбора запросов, формирования запросов, управления приемом запросов, дешифратор, узел сдвига, регистр выдачи, группа элементов И, элемент ИЛИ (1).

Недостаток устройства состоит в том, что оно не может обеспечить высокую пропускную способность канала связи каждого процессора с оперативной памятью системы, так как обращением разных процессоров к разным блокам оперативной памяти управляет одно и то же устройство.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее блоки классификации запросов, выдачи форматных запросов, сопряжения с каналом, замещения страницы поиска информации, формирования признака совпадения, хранения информации, упаковки слова, направления передачи с соответствующими взаимными связями, одна группа входов и выходов устройства предназначена для связи через канал обмена с процессором, другая группа входов и выходов предназначена для связи через канал обмена с архивами массивов данныхг27.

Недостаток устройства — его сложность и, как следствие, сложность организации процесса поиска блоков данных и возможность искажения блоков данных, с которыми работают несколько процессов.

Цель изобретения — упрощение устройства и повышение достоверности, т. е. упрощение процесса поиска информации и исключение искажений информации, необходимой для работы нескольких процессов, реализуемых на разных процессорах.

Указанная цель достигается тем, что в устройство сопряжения с памятью, содержащее блок приоритета, первые дешифратор запросов и дешифратор. признака совпадения, причем первый выход первого дешифратора запросов соединен с первым входом блока приоритета, выход которого соединен с первым входом коммутатора, содержит второй дешифратор признака совпадения, вто903849

3 рой дешифратор запросов, первый и второй блоки контроля, первый и второй регистры адреса обращения, первый и второй элементы ИЛИ, первый и второй регистры входной информации, первый и второй регистры выходной информации, причем вход — выход коммутатора является входом — выходом устройства, первый выход второго дешифратора запросов соединен со вторым входом блока приоритета, третий и четвертый входы которого соединены с первыми выходами первого и второго блоков контроля соответственно, вторые выходы которых соединены с первыми входами первого и второго элементов ИЛИ соответственно, вторые входы которых соединены со вторыми выходами первого и второго дешифраторов запросов соответственно, а выходы — с первыми входами первого и второго регистров входной информации и с первыми входами первого и второго регистров адреса обращения соответственно, первые выходы которых соединены со входами первого и второго дешифраторов запросов и с первыми входами первого и второго блоков контроля соответственно, вторые выходы первого и второго регистров адреса обращения соединены со вторыми входами первого и второго блоков контроля, со вторым и третьим входами коммутатора, и со входами первого и второго дешифраторов признака совпадения соответственно, выходы первого и второго дешифраторов признака совпадения соединены со вторыми входами первого и второго регистров адреса обращения соответственно, третьи входы которых являются первым и вторым входами адреса обращения устройства соответственно, выходы первого и второго регистров входной информации соединены с третьими входами первого и второго блоков контроля и с четвертым и пятым входами коммутатора соответственно, первый и второй выходы которого соединены с первыми входами первого и второго регистров выходной информации соотвегственно, вторые входы которого являются первым и вторым входами конца считывания устройства соответственно, а их выходы — первым и вторым выходами считывания устройства соответственно, третий и четвертый выходы коммутатора соединены с третьими входами первого и второго элементов ИЛИ и с первым и вторым выходами конца обращения устройства соответственно, вторые входы первого и второго регистров входной информации являются первым и вторым входами записи устройства соответственно.

Данное устройство позволяет реализовать такую структуру ВС, в которой любые два процессора (т. е, процессы, реализуемые на них) могут взаимодействовать через два специально выделенных блока памяти, имеющих раздельное управление, при этом другие процессоры (т. е. выполняемые на них процессы) доступ в эти блоки памяти не

3 о

1S

И зо

45 зо

4 имеют. Такая структура ВС позволяет любому процессу, реализуемому на любом процессоре, получить данные, подготовленные любым другим процессом непосредственно из блока памяти, выделенного из взаимодействия этих двух процессов (выполняемых на двух разных процессорах).

На фиг. 1 представлена функциональная схема данного устройства для управления памятью; на фиг. 2 — вариант построения многопроцессорной вычислительной системы; на фиг. 3 — вариант построения коммутатора.

Устройство состоит из коммутатора 1, блока 2 приоритета, разрешающего конфликтные ситуации в случае поступления запросов от обоих процессоров, блоков 3 и 4 контроля, дешифраторов 5 и 6 запросов, регистров 7 и 8 адреса обращения, элементов

ИЛИ 9 и 10, дешифраторов 11 и 12 признака совпадения, вырабатывающих сигнал блокировки при обращении для записи входных регистров 13 и 14, выходных регистров 15 и 16, входов — выходов 17, выходов 18 — 21, входов 22 — 27, Работа устройства рассматривается в составе многопроцессорной вычислительной системы, содержащей блоки 28,— 28 памяти устройства 29 — 29 для управления памятью и процессоры 30 — 32.

Коммутатор 1 состоит из элементов И 33, 34 и группы элементов И 35 — 40.

Устройство связано с одним из процессоров посредством входов 22, 24, 26 и выходов

18, 20 с другим процессором посредством входов 23, 25, 27 и выходов 19, 21. Для связи устройства с соответствующим блоком памяти служит вход — выход 17. На входы

26 и 27 от соответствующих процессоров поступает адрес обращения к блоку памяти, содержащий адрес блока памяти (позиционным кодом), адрес ячейки блока памяти и код типа обращения. На входы 24 и 25 от соответствующих процессоров в случае обращения для записи поступает число, с выходов 20 и 21 соответствующие процессоры получают число в случае обращения для считывания. С выходов 18 и 19 в соответ-. ствующие процессоры выдаются сигналы окончания цикла обращения, на входы 22 и 23 от соответствующих процессоров поступают сигналы окончания считывания числа.

При обращении процессора к блоку памяти для считывания устройство работает следующим образом.

На регистр 7 через вход 26 от процессора поступает адрес обращения. С выхода регистра 7 адрес блока памяти поступает на вход дешифратора 5 и одновременно на вход блока 3. Дешифратор 5 выдает сигнал запроса на вход блока 2 в том случае, когда адрес блока, указанный в адресе обращения, соответствует блоку памяти, соединенному с данным устройством управления. Это соответствие устанавливается следующим об903849

5 разом. Каждому блоку памяти соответствует «1» в определенном разряде адреса блока памяти и дешифратор 5 конкретного устройства анализирует наличие «1» в разряде, соответствующем данному устройству управления, т. е. связанному с ним блоку памяти.

Адрес ячейки блока памяти с выхода регистра 7 поступает на вход блока 3 и на вход коммутатора 1. Блок 2 воспринимает сигнал запроса с дешифратора 5 только в том случае, когда на выходе блока 3, подключенном к блоку 2, отсутствует сигнал неисправности. Если на вход блока 2 не поступил сигнал запроса от дешифратора 6, т. е. от соответствующего ему процессора, то с выхода блока 2 на вход блока 1 выдается управляющий сигнал, по которому к входу — выходу 17 подключаются регистры 7, 13, 15, элемент

ИЛИ 9 и выход 18. Таким образом адрес ячейки блока памяти и код типа обращения поступают в блок памяти. Блок памяти в ответ выдает число, записываемого в регистр

15, и сигнал окончания цикла обращения, который производит гашение регистров 7 и

13 (в данном случае подтверждается нулевое состояние регистра 13) и выдается через выход 18 в процессор, сигнализируя о наличии числа на выходе 20. Процессор, сосчитав число с выхода 20, выдает через вход 22 сигнал окончания считывания числа, по которому производится гашение регистра 15.

Кроме того, по сигналу окончания цикла обращения от блока памяти в результате гашения регистров 7 со входа блока 2 снимается сигнал запроса и блок 1 разъединяет все связи регистров 15, 13, 7, элемента ИЛИ 9 и выхода 18 с входом — выходом 17. На этом цикл обращения для считывания заканчивается.

В том случае, когда адрес блока, записанный в регистр 7, не соответствует подключенному к этому устройству блоку памяти, дешифратор 5 выдает через элемент ИЛИ 9 сигнал гашения регистров 7 и 13, т. е. этот запрос устройством не воспринимается.

Аналогичным образом устройство работает при обращении для записи. Но в этом случае одновременно с адресом обращения на регистр 13 записывается число. В этом случае блок 3 производит одновременный контроль и адреса обращения и числа, записанного на регистре 13. Сигнал окончания цикла обращения сигнализирует процессору об окончании записи числа в ячейку памяти.

Во всех случаях обнаружения блоком 3 неисправности в принятой на регистр 13 информации и на регистр 7 адреса обращения с соответствующего выхода блока 3 через элемент ИЛИ 9 производится гашение регистров 7 и 13, и этот запрос устройством не обслуживается.

Дешифраторы 11 и 12 включаются или выключаются предварительно, в зависимости от места использования устройства.

1О

15 го

6

Аналогично описанному работает часть устройства, включающая блок 4,дешифраторы 6 и 2, регистры 8, 14 и 16, элемент

ИЛИ 10, входы 23, 25, 27 и выходы 19 и 21.

Блок 2 разрешает конфликтные ситуации в тех случаях, когда на его входы поступают запросы от обоих дешифраторов 5 и 6. 3апросы обрабатываются в порядке поступления..

Рассмотрим работу устройства в составе многозвенной вычислительной системы.

Каждый процессор вычислительной системы связан с четырьмя устройствами для управления памятью, т. е. с четырьмя блоками памяти, при этом обращение для считывания разрешено ему к каждому из этих блоков памяти, а разрешение обращения для записи — только к двум блокам памяти. Процессор 30, например, может обратиться для записи только к блокам 284, 282 памяти, (дешифраторы 11 в устройствах 29„29z выключены, а дешифраторы 12 в устройствах 29з, 29> включены, включение или отключение производится путем коммутации до начала работы). Таким образом, к каждому блоку памяти один из подключенных процессоров может обратиться как для записи, так и для считывания, а второй — только для считывания.

Каждый процессор может обратиться для записи одновременно к двум блокам памяти (к которым обращение такого типа разрешено) . Для этого в адресе блока памяти в обоих разрядах, соответствующих этим блокам памяти должна присутствовать «1», тогда это обращение воспринимается одновременно обеими устройствами управления памятью и запись будет произведена одновременно в оба блока памяти.

Вычислительная система с устройством сопряжения с памятью работает следующим образом.

Если процесс, выполняемый на процессоре, например 30, подготовил данные, которые будут необходимы при выполнении процессов на процессоре, например 32, то подготовленные данные должны быть записаны в блок 28 памяти, для чего процессор 30 должен выдать запрос и данные в устройства 29z. После этого процессор 32 может эти данные получить, обратившись для считывания в блок 28z- Если данные, подготовленные на процессоре 30, необходимы для выполнения некоторых процессоров и на процессоре 31 и на процессоре 32, то эти данные одновременно записываются процессором 30 в блоки 28 и 28 памяти через соответствующие устройства 29> и 29 . После этого процессоры 31 и 32 по необходимости (в раздельные моменты времени или одновременно) могут обратиться за этими данными в блоки 28 и 28 памяти.

Таким образом, поиск процессором данных существенно упрощается и сводится к непосредственному обращению за этими дан903849

Формула изобретения

7 ными к соответствующему блоку памяти, где они хранятся.

Так как некоторый процесс обращающийся к блокам памяти за данными, подготовленными другими процессорами имеет возможность обратиться только для считывания, то он никаким образом не может исказить эти данные, которые ему могут потребоваться повторно, или могут потребоваться другому процессору, выполняемому на этом же процессоре.

Принцип работы коммутатора 1 состоит в том, что по сигналам управления от блока

2 открываются или элемент И 33 и группы элементов И 35, 37, 39 или элемент И 34 и группы элементов И 36, 38, 40, в результате чего ко входу — выходу 17 подключаются или выход 18, регистры 7, 13, 15 и элемент ИЛИ 9, или выход 19, регистры 8, 14, 16 и элемент ИЛИ 10. Таким образом, коммутатор 1 обеспечивает подключение к блоку 28 памяти одного и другого процессора, из числа подключенных к данному устройству для управления памятью.

Таким образом, данное устройство сопряжения с памятью позволяет упростить процесс поиска информации, так как позволяет реализовать такую структуру вычислительной системы, при которой процесс поиска сводится к прямому, непосредственному обращению к блоку памяти, в котором хранятся необходимые данные; исключить искажение данных, необходимых для работы нескольких процессов, реализуемых на нескольких процессорах, так как процесс — потребитель данных может обратиться к блоку памяти за данными, подготовленными процессором — источником только для считывания.

Устройство сопряжения с памятью, содержащее блок приоритета, первые дешифратор запросов и дешифратор признака совпадения, причем первый выход первого дешифратора запросов соединен с первым входом блока приоритета, выход которого соединен с первым входом коммутатора, отличающееся тем, что, с целью упрощения устройства и повышения достоверности, оно содержит второй дешифратор признака совпадения, второй дешифратор запросов, первый и второй блоки контроля, первый и второй регистры адреса обращения, первый и второй элементы ИЛИ, первый и второй регистры входной информации, первый и второй регистры выходной информации, причем

5 0

Зо

4О

8 вход — выход коммутатора является входом — выходом устройства, первый выход второго дешифратора запросов соединен со вторым входом блока приоритета, третий и четвертый входы которого соединены с первыми выходами первого и второго блоков контроля срответственно, вторые выходы которых соединены с первыми входами первого и второго элементов ИЛИ соответственно, вторые входы которых соединены со вторыми выходами первого и второго дешифраторов запросов соответственно, а выходы — с первыми входами первого и второго регистров входной информации и с первыми входами первого и второго регистров адреса обращения соответственно, первые выходы которых соединены со входами первого и второго дешифраторов запросов и с первыми входами первого и второго блоков контроля соответственно, вторые выходы первого и второго регистров адреса обращения соединены со вторыми входами первого и второго блоков контроля, со вторым и третьим входами коммутатора, и со входами первого и второго дешифраторов признака совпадения соответственно, выходы первого и второго дешифраторов признака совпадения соединены со вторыми входами первого и второго регистров адреса обращения соответственно, третьи входы которых являются первым и вторым входами адреса обращения устройства соответственно, выходы первого и второго регистров входной информации соединены с третьими входами первого и второго блоков контроля и с четвертым и пятым входами коммутатора соответственно, первый и второй выходы которого соединены с первыми входами первого и второго регистров выходной информации соответственно, вторые входы которых являются первым и вторым входами конца считывания устройства соответственно, а их выходы — первым и вторым выходами считывания устройства соответственно, третий и четвертый выходы коммутатора соединены с третьими входами первого и второго элементов ИЛИ и с первым и вторым выходами конца обращения устройства соответственно, вторые входы первого и второго регистров входной информации являются первым и вторым входами записи устройстваа соответственно.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 641454, кл. G 06 F 13/06, 1977.

2. Авторское свидетельство СССР № 522501, кл. G 06 F 13/00, 1976 (прототип) .

903849

Составитель Г. Пономарева

Редактор С. Патрушева Техред А. Бойкас Корректор М. Коста

Заказ 115/29 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4