Система для передачи и приема дискретной информации

Система для передачи и приема дискретной информации

Иллюстрации

Показать все

Реферат

 

ОО ИСАНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик ()903850 (61) Дополнительное к авт. свид-ву— (22) Заявлено 13.11.79 (21) 2842041/18-24 с присоединением заявки ¹â€” (23) Приоритет— (51) М,К .

G 06 F 3/04

Гасударственный кемнтет (53) УДК 681.3 (088.8) Опубликовано 07.02.82. Бюллетень № 5

Дата опубликования описания 17.02.82

IIo делам нэобретеннй н вткрмтий (72) Авторы изобретения

А. Н. Белевич, Г. Г. Васильев, Ю. С. Ицкович, Ф. Э: Келлер, В. А. Молотков, Ю. С. Парижский, В. В. Савуткив, С. H. Червяков, В. И. Шагулин и О. И. Шехо црв т

/ I

1! (71) Заявитель (54) СИСТЕМА ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ДИСКРЕТНОЛ

ИНФОРМАЦИИ

Изобретение относится к системам передачи и приема информации и может быть использовано в комплексах телемеханики и связи.

Известно устройство для передачи и приема дискретной информации, содержащее на передающей стороне кодирующее устройство с кольцевым регистром сдвига и блоком задержки и управляющее устройство на счетчике, дешифраторе, блоке совпадений, триггерах и логических элементах, а на приемной стороне — декодирующее устройство на двух кольцевых сдвиговых регистрах и блоке сравнения и управляющее устройство на сумматоре по модулю 2, счетчике, блоке совпадений, блоке задержки, триггерах и логических элементах. 15

Устройство на передающей стороне кодирует информацию в виде двоичного кода, записанного в кольцевом сдвиговом регистре, сдвигая его по кольцу с помощью тактовых импульсов от управляющего устройства.

Закодированную информацию устройство вы, дает в канал связи.

На приемной стороне устройство принимает информацию из канала связи, декодирует ее с помощью двух сдвиговых регистров и блока сравнения, сдвигая коды в регистрах по кольцу с помощью тактовых импульсов от управляющего устройства. При этом на счетчике формируется номер принятого сообщения (1) .

Недостатком известного устройства является невысокая помехоустойчивость, обусловленная как отсутствием возможности исправлять стирания элементов кода в канале связи, так и отсутствием возможности работать с каскадными кодами, обладающими повышенной помехоустойчивостью при простой аппаратурной реализации. Кроме того, в известном устройстве отсутствуют устройства синхронизации, которые также существенно повышают помехоустойчивость приема информации.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее на приемной стороне источник информации, блок памяти, блок управления, блок вывода информации, на приемной стороне: оперативную память, формирователь защитного кода, блок синхронизации, блок управления и дешифратор циклического кода с соответствующими взаимосвязями (2).

903850

Недостатком известного устройства является необходимость для его синхронизации с передающей стороной передавать специальные синхронизирующие сигналы, затрачивая на это дополнительное время. В противном случае, при отсутствии синхронизирующих сигналов, существенно снижается вероятность правильного декодирования информации ввиду возможности несинхронной работы устройства с передающей стороной. Кроме того, при передаче информации по каналу связи, в котором возможно появление длительной помехи, когда связь прерывается на длительное время, за которое количество ошибок превысит корректирующую способность используемого кода, также существенно снижается вероятность декодирования информации.

Цель изобретения — повышение достоверности передачи за счет увеличения устойчивости к длительной помехе.

Поставленная цель достигается тем, что в систему, содержащую на передающей стороне источник информации, состоящий из формирователя номера сообщения, соединенного с блоком постоянной памяти циклических кодовых комбинаций, блок управления, состоящий из задающего генератора, соединенного с распределителем импульсов, блок вывода информации, соединенный с выходом оперативной памяти, информационный вход которой соединен с выходом шифратора циклического кода, управляющий вход которого и управляющие входы блока вывода и оперативной памяти соединены с выходом распределителя импульсов, выход блока вывода соединен с каналом связи, на приемной стороне выход канала связи соединен со входом формирователя защитного кода, выход которого соединен со входом блока оперативной памяти, блок тактовой синхронизации и блок управления, соединенные с выходом задающего генератора, вход блока тактовой синхронизации соединен с выходом канала связи, а выход — с тактовыми входами формирователя защитного кода и блока управления, выход которого соединен с управляющим входом блока оперативной памяти, дешифратор циклического кода, выход которого соединен со. входом исполнительного блока, введены на передающей стороне регистр дублирования сообщения, сумматор по модулю два и блок задания синхропоследовательности, выход которого соединен с первым входом сумматора по модулю два, выход и второй вход которого соединены соответственно с информационным входом шифратора циклического кода, и выходом регистра дублирования сообщений, управляющий и информационный входы которого соединены соответственно с выходом распределителя импульсов и выходом блока постоянной памяти циклических кодовых комбинаций, на приемной стороне — блок подцикловой синхронизации, блок цикловой син1О

15 ло п зо з ао

4 хронизации, блок задания синхропоследовательности, блок снятия синхропоследовательности, блоки- обнаружения и исправления ошибок и блок постоянной памяти циклическик кодовых комбинаций, выход и вход которого соединены соответственно с первым входом дешифратора циклического кода и выходом блока управления, соединенного также с управляющими входами блоков обнаружения и исправления ошибок, первый и второй выходы блока исправления ошибок соединены соответственно со вторым входом дешифратора циклического кода и первым сигнальным входом блока управления, а информационный вход — с выходом блока обнаружения ошибок, информационный вход которого соединен с выходом блока снятия синхропоследовательности, первый и второй входы которого соединены соответственно с выходом блока оперативной памяти и выходом блока задания синхропоследовательности, соединенным также с синхровходом блока цикловой синхронизации, информационный вход которого соединен с выходом блока подцикловой синхронизации, информационный вход которого соединен с выходом бло ка оперативной памяти, тактовые входы блоков цикловой и подцикловой синхронизации соединены с выходом блока тактовой синхронизации, выход блока цикловой синхронизации соединен со вторым сигнальным входом блока управления.

Блок подцикловой синхронизации содержит три триггера, три элемента И, два элемента ИЛИ, сумматор по модулю два, два накопителя и два пороговых эЛемента, причем входы первого и второго триггеров соединены с информационным входом блока, а выходы — со входами сумматора по модулю два, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с единичным и нулевым выходами третьего триггера, а выходы — соответственно с первыми входами первого и второго накопителей, выходы которых соединены соответственно через первый и второй пороговые элементы с первым и вторым входами третьего элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого является тактовым входом блока, а выход соединен со входом третьего триггера, единичный выход которого соединен с выходом блока, выходы первого и второго пороговых элементов через второй элемент ИЛИ соединен со вторыми входами первого и второго накопителей.

Блок цикловой синхронизации содержит два регистра, схему сравнения и группу узлов сложения, причем информационный и

TBKToBblH входы блока соединены с соответствующими входами первого и второго регистров, пары разрядных выходов которых соединены соответственно с первым, вторым третьим, четвертым входами соответствую903850 элемента И является выходом блока.

Блок исправления ошибок содержит два регистра, три сумматора по модулю два, семь элементов И, делитель на два, два элемента ИЛИ, два сдвиговых регистра, счетчик и пороговый элемент, причем первые входы первого и второго регистров являются информационным входом блока, а выходы соответственно соединены со входами первого и второго сумматоров по модулю два, первый и второй входы первого элемента И соединены соответственно с информационным и управляющим входами блока, а выход соединен со вторыми входами первого и второго регистров и через делитель на два с первыми входами первого и второго сдвиговых регистров, вторые входы которых соединены соответственно с выходами первого и второ45

5 щего узла сложения группы, первый и второй выходы всех узлов сложения группы соединены с первым и вторым входами схемы сравнения, третий вход которой соединен с информационным входом блока, а четвертый вход и выход — являются соответственно синхровходом и выходом блока.

Блок снятия синхропоследовательности содержит два регистра, группу узлов сложения и группу формирователей кода, каждый из которых состоит из двух элементов НЕ и двух элементов И, причем выход первого эле-10 мента НЕ соединен с первым входом первого элемента И, второй вход которого и первый вход второго элемента И соединены с первым выходом соответствующего узла сложения группы, пары разрядных выходов пер- < вого регистра соединены с первым и вторым входами соответствующих узлов сложения группы, вторые выходы которых соединены со вторыми входами вторых элементов И и входами первых элементов НЕ соответствующих формирователей кода группы, вхо- 20 ды вторых элементов НЕ которых соединены с соответствующими выходами второго регистра, соединенных также с третьими входами соответствующих узлов сложения группы, четвертые входы которых соединены с выходами вторых элементов НЕ соответству25 ющих формирователей кода группы, выходы первого и второго элементов И которых образуют выход блока, входы первого и второго регистров являются соответственно первым и вторым входами блока.

Блок обнаружения ошибок содержит два регистра, две группы элементов равнозначности, два пороговых элемента и элемент И, первый вход которого является управляющим входом блока, а второй и третий входы соединены соответственно с выходами пер- 35 вого и второго пороговых элементов, входы которых соединены соответственно с выходами элементов равнозначности первой и второй групп, входы которых соединены с парами разрядных выходов соответственно пер40 вого и второго регистров, входы которых образуют информационный вход блока, выход

ro элементов ИЛИ, а выходы образуют первый выход блока, первый, второй и третий входы первого элемента ИЛИ соединены с выходами второго, третьего и четвертого элементов И, выходы пятого и шестого элементов И соединены со входами второго элемента ИЛИ, выход которого соединен с первым входом седьмого элемента И, второй вход которого соединен с выходом делителя на два, а выход через счетчик — со входом порогового элемента, выход которого является вторым выходом блока, прямой выход первого сумматора по модулю два соединен с первыми входами второго и шестого элементов И, инверсный выход — с первыми входами четвертого и пятого элементов И, прямой выход второго сумматора по модулю два соединен со вторыми входами второго и шестого элементов И, инверсный выход— с первым входом третьего и вторым входом пятого элемента И, прямой выход третьего сумматора по модулю два соединен с третьим входом шестого элемента И, инверсный выход — с третьим входом второго элемента И, четверый вход которого и второй вход третьего элемента И соединены с соответствующим выходом первого регистра, второй вход четвертого элемента И и первый вход третьего сумматора по модулю два соединены с соответствующим выходом второго регистра, второй вход третьего сумматора по модулю два соединен с соответствующим выходом первого регистра.

Каждый узел сложения группы содержит три сумматора по модулю два и два элемента И, причем выходы первого и второго сумматоров по модулю два соединены с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего сумматора по модулю два, первый и второй входы которого объединены соответственно с первыми входами первого и второго сумматоров по модулю два и являются соответственно первым и третьим входами узла, вторые входы первого и второго сумматоров по модулю два являются соответственно вторым и. четвертым входами узла, выходы первого и второго элементов И являются соответственно первым и вторым выходами узла.

На фиг. 1 представлена структурная схема системы; на фиг. 2 — временные диаграммы работы системы; на фиг. 3 — схема формирователя защитного кода; на фиг. 4 схема блока подцикловой синхронизации; на фиг. 5 — — схема блока цикловой синхронизации; на фиг. б — схема блока снятия синхропоследовательности; на фиг. 7 — схема блока обнаружения ошибок; на фиг. 8— схема блока исправления ошибок; на фиг. 9схема блока управления.

Система содержит на передающей стороне последовательно включенные блок 1 формирования номера сообщений, блок 2 посто903850

7 янной памяти циклических кодовых комбинаций, регистр 3 дублирования сообщений, сумматор 4 по модулю два, блок 5 задания синхропоследовательности, шифратор 6 циклического кода, оперативную память 7 и блок 8 вывода информации, канал 9 связи, задающий генератор 10 и распределитель 11 импульсов. На приемной стороне система содер жит последовательно включенные формирователь 12 защитного кода, блок 13 оперативной памяти, блок 14 подцикловой синхронизации и блок 15 цикловой синхронизации, блок 16 задания синхропоследовательности, блок 17 управления, блок 18 тактовой синхронизации, задающий генератор 19, блок.20 постоянной памяти циклических кодовых комбинаций, кольцевой дешифратор 21 цикличес- кого кода и исполнительный блок 22, блок 23 снятия синхропоследовательности, первый блок 24 обнаружения ошибок и блок 25 исправления ошибок.

На фиг. 2 представлены интервалы: цикл

26 передачи очередного сообщения; интер- 20 вал 27 передачи первой половины кодовой комбинации; интервал 28 передачи второй половины кодовой комбинации с наложенной синхропоследовательностью; подцикл 29 передачи единичного элемента основного кода; подцикл 30 передачи нулевого эле- мента основного кода; такт 31 передачи элемента защитного кода.

Форм и ровател ь 12 за щитного кода (фиг. 3) представляет собой последовательно включенные интегратор 32 и пороговый элемент 33, причем интегратор 32, кроме сигнального входа, имеет вход обнуления, являюгцийся управляющим входом формирователя 12. На вход обнуления поступают тактовые импульсы от блока 18. Интегратор накапливает поступающий сигнал в промежут- 35 ке между тактовыми импульсами. В зависимости от полученной в результате интегрирования величины на выходе порогового элемента формируется одно из двух возможных значений элемента защитного кода: О или 1.

Блок 14 подцикловой синхронизации 4о (фиг. 4) состоит из двух триггеров 34, на которые поданы сигналы двух последних элементов защитного кода из блока 13 оперативной памяти. Выходы триггеров 34 подключены к сумматору 35 по модулю 2, выход 4> которого подключен к двум элементам И 36> и 36 на вторые входы которых поданы сигналы с прямого и инверсного плеча счетного триггера 37. Выходы элементов И 36, и 36 подключены соответственно к накопителям 38 и 39, которые, в свою очередь, под- so ключены к пороговым элементам 40 и 41.

Выходы пороговых элементов 40 и 41 через элемент 42 ИЛИ связаны с входами обнуления копи елей 38 и 39 и, кроме того, второй выход порогового элемента 40 и выход порогового элемента 41 подключены к входам элемента И 43, выход которого через элемент

44 ИЛИ (на второй вход которого подан так8 товый сигнал от блока 18) связан со счетным входом триггера 37, сигнал с выхода которого в качестве дополнительного разряда добавляется к сигналам, поступающим на блок 15 цикловой синхронизации.

Триггер 37 сортирует такты на четные и нечетные в соответствии со своим состоянием 0 или 1, а сумматор 35 в каждом такте формирует сигнал о наличии перепада между двумя последними элементами защитного кода, который поступает в накопитель

38 в нечетных тактах и в накопитель 39 в четных тактах. Пороговый элемент 40 имеет два выхода, на-первом из которых формируется импульс в случае превышения верхнего порога на выходе накопителя 38, а на втором формируется единичный сигнал в случае, если величина на выходе накопителя 38 меньше нижнего порога. Выход накопителя 39 аналогичен первому выходу накопителя 38.

При установившейся подцикловой синхронизации содержимое накопителя 38 растет быстрее или примерно так же быстро, как в накопителе 39. При этом единичное состояние триггера 37 является признаком того, что два последних элемента защитного кода принадлежат одному элементу основного кода (одному подциклу).

В случае сбоя подцикловой синхронизации содержимое накопителя 39 растет быстрее, чем в накопителе 38. При этом, если содержимое накопителя 39 достигнет верхнего порога, а содержимое накопителя 38 не превысит нижнего порога, то на выходе элемента И 43 сформируется импульс, который поступает на триггер 37 в качестве дополнительного к тактовым импульсам и изменяет его состояние на противоположное, устраняя сбой подцикловой синхронизации.

Блок 15 цикловой синхронизации состоит из 2п-разрядных регистров 45 и 46, на первый из которых поданы сигналы последних

2п элементов защитного кода, а на второй— предыдущих 2п элементов, входы записи регистров 45 подключены к блоку 18. Каждая пара разрядов регистра 45 и соответствующая ей пара разрядов регистра 46 подключены к узлу 47 сложения группы, количество которых в блоке — n и каждый из которых включает два сумматора 48 по модулю 2, входы которых подключены к разрядам соответствующих регистров, а выходы — к элементу 49 И, сумматор 50 по модулю 2, на входы которого подключены нечетные разряды регистров 45 и 46 и элемент 51 И, подключенный к выходам элемента 49 И и сумматора 50. Выход элемента 49 И является первым выходом узла 47 сложения, на котором формируется сигнал о наличии или отсутствии стирания элемента основного кода. Выход элемента 51 является вторым выходом узла 47, на котором формируется элемент основного кода при отсутствии стирания. и-разрядные сигналы, сформированные на первых и на вторых выходах узлов 47, 903850 поступают на схему 52 сравнения, на другой вход которого поступает код синхропоследовательности от блока 16, а на управляющий вход — сигнал подцикловой синхронизации с триггера 37 блока 15, разрешающий работу схемы 52 через один такт. На выходе блока 52 сравнения в соответствующий момент формируется сигнал цикловой синхронизации.

Блок 23 снятия синхропоследовательности состоит из 2п-разрядного регистра 45, к входу которого подключены сигналы 2п последних элементов защитного кода от блока

13, п-разрядного регистра 53, подключенного входом к блоку 16 задания синхропоследовательности, а выходом непосредственно и через элемент HE 54 подключенного к узлам 47 сложения, к другим входам которых подключены выходы регистра 45. Первый выход узла 47 сложения подключен к первым входам двух элементов И 55, и 55, а второй выход — ко вторым входам непосредственно и через элемент НЕ 54 . Элементы 54>z и 55>g образуют формирователь 56

15 го кода, выходами которого являются выходы элементов 55> . Количество формирователей

56 в группе равно п, и на их выходах формируется код второй половины сообщения со снятой синхропоследовательностью, который объединяется с кодом первой половины сообщения и поступает на блок 24 обнаружения одиночных ошибок эллементов защитного кода.

Блок 24 содержит два регистра 57, в которые записывается первая и вторая половины сообщения. Каждый регистр 57 имеет 2п разрядов, соседние разряды попарно подключены к элементам 58» равнозначности первой и второй групп, выходы которых подключены к двум пороговым элементам 59> и з

59>, подсчитывающим количество стираний в каждой половине сообщения и сравнивающим его с порогом. Выходные сигналы пороговых элементов 59, подключены к элементу И 60, на третий вход которого подан сигнал от блока 17. При наличии сигнала цикло- @ вой синхронизации от блока 17 приходит разрешающий сигнал на элемент И 60 и в случае превышения порога на двух пороговых элементах 59 на выходе элемента И 60 формируется управляющий сигнал, который вместе с кодами сообщения поступает на блок 25 исправления одиночных ошибок защитного кода и подсчета числа парных ошибок.

Блок 25 содержит регистры 61 и 62, на информационные входы которых поданы сиг- 50 налы элементов защитного кода соответственно первой и второй половины сообщения от блока 24, а на вход записи сигнал с элемента И 60 блока 24, подключенный также к элементу И 63, на второй вход которого поданы синхронизирующе импульсы от бло55 ка 17, а выход подключен к входам сдвига регистров 61 и 62 и делителю 64 на два.

Первый и второй разряды регистра 61 подключены к сумматору 65 по модулю 2, первый и второй разряды регистра 62 — к сумматору 66 по модулю 2, первые разряды регистров 61 и 62 — к сумматору 67 по модулю 2. Блок 25 содержит элементы 68 — 72 И, на входы которых подключены: к элементу

68 И вЂ” прямые выходы сумматоров 65 и

66, инверсный выход сумматора 67 и первый разряд регистра 61; к элементу 69 — инверсный выход сумматора 66 и первый разряд регистра 61; к элементу 70 — инверсный выход сумматора 65 и первый разряд регистра 62; к элементу 71 — инверсные выходы сумматоров 65 и 66; к элементу 72 — прямые выходы сумматоров 65 — 67.

Выходы элементов 68 — 70 И подключены к элементу 73 ИЛИ, выход которого подключен к последовательному входу сдвигового регистра 74. Выходы элементов 71 и 72 И подключены к элементу 75 ИЛИ, выход которого подключен к последовательному входу сдвигового регистра 76, причем на сдвигающие входы регистров 74 и 76 подключен выход делителя 64, подключенный также к входу элемента И 77, на второй вход которого подключен элемент 75 ИЛИ, а выход элемента И 77 подключен к счетчику 78, выход которого подключен к пороговому элементу 79.

При поступлении от элемента И 60 блока 24 сигнала о наличии стираний в двух половинах сообщения этим сигналом производится запись в регистры 61 и 62 соответствующих половин сообщения и открывается элемент И 63, через который от блока 17 поступают сдвигающие импульсы на регистры 61 и 62 и прореженные в два раза с помощью делителя 64 — на регистры 74 и 76, На выходах элементов 73 и 75 при этом формируются соответственно сигнал элемента основного кода и сигнал стирания элементов основного кода, которые записываются последовательно в и-разрядные регистры

74 и 76 соответственно, с выхода которых сигналы подаются в блок 21, причем количество сигналов стирания элементов основного кода подсчитывается в счетчике 78 и в случае превышения заданного порога на выходе порогового элемента 79 формируется сигнал защитного отказа от декодирования, поступающий в блок 17 управления.

Блок 17 содержит формирователь 80 импульса пересылки сигналов из блока 13 в блок 23. Вход формирователя 80 соединен с установочными входами триггера 81 и счетчика 82 и подключен к выходу блока 15. Выход триггера 81 подключен к входу элемента

И 83, второй вход которого подключен к задающему генератору 19, а выход подключен к блоку 25 и к счетному входу счетчика 82, выход которого подключен к дешифратору

84, выход которого подключен к входу обнуления триггера 81. Таким образом, число импульсов, поступающих на блок 25 и счет903850

12 чик 82, определяется установкой счетчика 82 и настройкой дешифратора 84 и подбирается равным 2п, а время поступления импульсов на блок 25 определяется сигналом цикловой синхронизации от блока 15. Кроме того, блок

17 содержит формирователь 85 импульсов записи сигналов в блок 13 оперативной памяти и формирователь 86 импульса запрета считывания информации из блока 20 постоянной памяти.

Принцип работы системы состоит в следующем.

В системе обмен информацией осуществляется путем последовательной передачи сообщений, количество типов которых может быть ограничено возможностями применяемого основного кода и которые пронумерованы в определенном порядке. Для передачи какого-либо сообщения его номер формируется в блоке 1 формирования номера сообщений, который может быть выполнен, например, в виде клавишного устройства с шиф5

to ратором. Номер сообщения поступает на блок 2 постоянной памяти циклических кодовых комбинаций, в котором записаны все возможные комбинации применяемого основного циклического кода. В блоке 2 из ячейки, адрес которой равен поступившему номеру сообщения, выбирается и-разрядная кодовая комбинация основного циклического кода и поступает в регистр 3 дублирования сообщений, где кодовая комбинация удваивается, например, путем записи в две половины регистра памяти, длина которого равна зО

2п разрядов.

При этом первая половина удвоенной кодовой комбинации точно совпадает со второй половиной и представляет собой кодовую комбинацию основного циклического кода.

Удвоенная кодовая комбинация подается на вход сумматора 4 по модулю два, на второй вход которого подается синхропоследовательность с блока 5 задания синхропоследовательности. Синхропоследовательность представляет собой и-разрядный код, имею- 4 щий достаточно большое кодовое расстояние и вследствие этого малую вероятность трансформации по отношению к основным кодовым комбинациям и к самому себе при смещении на любое число разрядов.

В сумматоре 4 производится поразрядное сложение по модулю 2 синхропоследовательности со второй половиной удвоенной кодовой комбинации. При этом в удвоенной кодовой комбинации первая половина остается точно совпадающей с кодовой комбинацией основного циклического кода, а вторая половина отличается от первой половины на величину, определяемую синхропоследовательностью. Сумматор 4 может быть выполнен в виде параллельного или последовательного суммирующего (по модулю

2) устройства.

Полученный код подается в шифратор 6 циклического кода, где осуществляется третья ступень кодирования сообщения, заключающаяся в том, что каждый элемент основного кода кодируется двумя элементами защитного кода, первый из которых совпадает с элементом основного кода, а второй представляет его инверсию. Шифратор 6 может быть выполнен, например, в виде двух сдвиговых регистров, в первый из которых записывается основной код, а его выходной разряд связан непосредственно и через инвертор с двумя входными разрядами второго регистра. Выполняя на каждый сдвиг первого регистра два сдвига второго регистра, можно получить во втором регистре сообщение, закодированное защитным кодом.

Из шифратора 6 кодирования защитным кодом сообщение записывается в оперативную память 7, откуда поразрядно через блок

8 вывода информации выводится в канал 9 связи. Работа системы при передаче сообщения управляется блоком управления, состоящим из задающего генератора 10 и распределителя 11. При этом все двоичные элементы сообщения передаются последовательно во времени. Интервал 31 времени передачи одного элемента защитного кода (см. фиг. 2) является постоянной величиной, равной одному такту работы системы.

В течение одного такта передается импульс высокого потенциала, соответствующий единичному элементу защитного кода, или импульс низкого потенциала, соответствующий нулевому элементу защитного кода.

Элемент основного кода передается в течение подцикла 29 или 30, состоящего из двух тактов, соответствующих двум элементам защитного кода. Сообщение в целом передается в течение цикла 26 состоящего на 2 и подциклов по числу элементов основного кода в сообщении, разделенных на две части

27 и 28 по и подциклов в каждой.

На приемной стороне сигнал из канала 9 связи поступает в блок 18 тактовой синхронизации и на формирователь 12. Блок 18 тактовой синхронизации реагирует на перепады входного сигнала, имеющие место на границах элементов защитного кода, и формирует импульсы тактовой синхронизации в моменты времени, соответствующие границам элементов защитного кода. Блок 18 тактовой синхронизации может быть выполнен, например, в виде управляемого делителя частоты с фазовым дискриминатором, для работы которых на его задающий вход подан сигнал от задающего генератора 19. Импульсы тактовой синхронизации с блока 18 тактовой синхронизации поступают на управляющий вход формирователя 12, в котором определяется значение очередного элемента защитного кода, передаваемого между двумя импульсами тактовой синхронизации.

Элементы защитного кода, поступающие из формирователя 12, накапливаются в блоке 13 оперативной памяти.

903850

Информация, накопленная в блоке 13 оперативной памяти, анализируется блоком

14 подцикловой синхронизации, который выявляет границы между подциклами принятой инфорации. Для своей работы блок 14 использует свойство защитного кода, состоящее в том, что на границе двух тактов, образующих подцикл передачи одного элемента основного кода, всегда имеет место перепад сигнала от высокого к низкому уровню при передаче единичного элемента основного кода или наоборот при передаче нуле- в вого элемента. Блок 14 подцикловой синхронизации может быть выполнен, например, в виде фиксатора перепадов уровня входного сигнала и двух накопителей количества перепадов, работающих через такт со взаимным сдвигом.

Первый накопитель определяет среднее количество перепадов по четным границам между тактами, а второй — по нечетным.

Вследствие указанного свойства защитного кода в одном из накопителей, работающем 2в на границах тактов, соответствующих середине подцикла, среднее количество перепадов будет высоким (при отсутствии помех

100 ), а в другом накопителе — низким (порядка 50%). Поэтому, подключив выходы накопителей к пороговому устройству, на выходе последнего можно сформировать сигнал о том, какой накопитель работает на границах подциклов, а какой — в середине, и в соответствии с этим разграничить подциклы в информации, принятой из канала связи.

Из блока 14 подцикловой синхронизации принятая информация с расставленными в ней признаками границ подциклов поступает в блок 15 цикловой синхронизации. Блок 15 цикловой синхронизации работает на грани- з5 це каждого подцикла и определяет момент окончания цикла передачи очередного сообщения. Работа блока 15 основана на том, что сообщение при кодировании разделено на две половины, состоящие из и подциклов каждая и отличающиеся тем, что на вторую половину наложена искажающая синхропоследовательность.

В блоке 15 цикловой синхронизации производится обработка информации, полученной в последних 2 п подциклах. При этом информация, полученная в последних п подциклах, складывается с информацией, полученной в предыдущих и подциклах. Сложение производится по подциклам. Информация каждого подцикла из последних п подциклов складывается с информацией соот- Ы ветствующего по порядку подцикла из предыдущих и подциклов. Правило сложения информации в подциклах сводится к следующему: если информация обоих складываемых подциклов соответствует нулю или единице основного кода, то производится сло55 жение соответствующих элементов основного кода по модулю 2, если же хотя бы в одном из складываемых подциклов в результате помех произошло искажение элемента защитного кода, в результате чего не может быть определен передаваемый элемент основного кода (другими словами произошло стирание элемента основного кода), то результат сложения также формируется в виде стирания.

В результате сложения и пар подциклов формируется п-разрядное слово, элементы которого имеют одно из трех значений: О, 1 или стирание. Полученное п-разрядное слово сравнивается с синхропоследовательностью, поступающей на второй вход блока 15 цикловой синхронизации от блока 16 задания синхропоследовательности. В момент, когда различие между синхропоследовательностью и словом, полученным в результате сложения информации по подциклам, достаточно мало, блок 15 цикловой синхронизации формирует сигнал цикловой синхронизации, поступающий на сигнальный вход блока 17 управления. Блок 15 цикловой синхронизации может быть выполнен, например, на двух сдвиговых регистрах с логической схемой обработки их разрядов и на схеме сравнения.

При получении сигнала цикловой синхронизации блок 17 управления формирует управляющий сигнал, по которому накопленная информация из блока 13 оперативной памяти передается в блок 23 снятия синхропоследовательности, на второй вход которого подается синхропоследовательность от блока 16 задания синхропоследовательности.

В блоке 23 производится сложение по подциклам второй половины принятого сообщения с синхропоследовательностью. При этом информация каждого подцикла складывается с соответствующим разрядом синхропоследовательности. Правило сложения аналогично правилу сложения в блоке 15 цикловой синхронизации и состоит в том, что информация подцикла, имеющая вид стирания, после сложения остается в таком же виде, а информация, соответствующая элементу основного кода в виде нуля или единицы, складывается с соответствующим разрядом синхропоследовательности по модулю 2. Таким образом, в принятой из канала 9 связи информации снимается искажение ее второй половины, выполненное в сумматоре 4 на передающей стороне.

Из блока 23 снятия синхропоследовательности информация передается в блок 24 обнаружения одиночных ошибок элементов защитного кода и подсчета числа стираний элементов основного кода. В блоке 24 обрабатываются поочередно две половины принятого сообщения. Проводится анализ каждой половины по подциклам. Если в очередном подцикле обнаруживается равенство элементов защитного кода между собой, то такая ситуация фиксируется как ошибка одного из элементов защитного кода и соответственно стирание элемента основного кода. Число таких ситуаций подсчитывается для каждой поло903850

5

1О

15 о

25 зо

4Р

15 вины принятого сообщения. Блок 24 может быть выполнен в виде сдвигового регистра со схемой равнозначности двух разрядов и счетчика сигналов схемы равнозначности.

Информация из блока 24 поступает в блок 25 исправления одиночных ошибок защитного кода и подсчета числа парных ошибок. В блоке 25 производится совместная обработка двух половин принятого сообщения в том случае, когда число стираний в каждой половине превышает заданный порог, определяемый корректирующей способностью применяеых циклических кодов. Совместная обработка производится по подциклам. Информация подциклов с одинаковыми порядковыми номерами в каждой половине принятого сообщения сравнивается между собой. Если информация в сравниваемых подциклах идентична и не имеет стираний, то в результате обработки формируется разряд основного кода, идентичный информации в двух сравниваемых подциклах.

Если информация в одном из сравниваемых подциклов имеет вид стирания, то в результате обработки формируется разряд основного кода, идентичный информации во втором сравниваемом подцикле, что соответствует исправлению одиночных ошибок. Во всех остальных случаях в результате обработки формируется стирание разряда основного кода, означающее наличие двух ошибок в информации сравниваемых подциклов.

Количество таких парных ошибок подсчитывается в процессе обработки всех пар подциклов. В случае превышения количеством парных ошибок допускаемого порога, определяемого корректирующей способностью применяемых кодов, на защитном выходе блока 25 формируется сигнал защитного отказа от декодирования принятого сообщения, поступающий на второй сигнальный вход блока 17 управления. В противном случае информация, полученная в результате обработки двух половин принятого сообщения в блоке 25 поступает на вход кольцевого дешифратора 21 основного двоичного кода.

Блок 25 исправления одиночных ошибок защитного кода и подсчета числа парных ошибок может быть выполнен в виде двух сдвиговых регистров, ко