Конвейерное множительное устройство

Конвейерное множительное устройство

Иллюстрации

Показать все

Реферат

 

Союз Советских

Соцналистичесиик

Республик

ОП ИСАНИЕ

ИЗОБРЕТИ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ()903866 (S l ) Дополнительное K авт. свид-ву (22)Заявлено 03. 06.80 (21) 2924537/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 07.02.82. бюллетень М 5

Дата опубликования описания 09. 02. 82 (51)N- Кл.

G 06 F 7/52

5кударствевй квнвтат

СССР

-во делан вавбрвтаввв и аткрытвв.(53) УДК 681.325 (088. 8) Т.К. Исмаилов, Ф.M. Аллахвердов, К.Х. Исм

А. 3. Гаджи вердиев, В.Н. Винтаев и Ф.А. Иа (72) Авторы изобретения

;: ч „ ""„. 1 ..

Специальное конструкторское бюро радиофиз чйсного приборостроения научного центра "Каспий"

АН Азербайджанской ССР (71) Заявитель (54) КОНВЕЙЕРНОЕ MHONNTEjlbHOE УСТРОЙСТВО матор $2).

Изобретение относится к вычислительной технике и может быть использовано при .построении высокопроизводительных процессоров цифровых вычислительных машин.

Известно устройство умноженив, содержащее датчик случайных чисел, схему сравнения, счетчики, вентили и элемент задержки (1).

Однако такое устройство обладает низкой производительностью, его быстродействие ограничено временем ожидания окончания выполнения операции умножения перед вводом последующих пар операндов. tS

Известно также устройство умножения, содержащее матрицу элементов, регистры множимого и множителя и сумОднако это устройство также обладает низким быстродействием, так как. такт подачи операндов не может быть меньше времени полного выполнения операции умножения

Наиболее близким по технической сущности к изобретению является кон- " вейерное множительное устройство, со" держащее матрицу сумматоров размернос- . ти и х М {где N)i „, n-1 - разряд-,ность сомножителей, И = й+1), первая строка матрицы содержит и сумматоров, каждая последующая строка матрицы содержит И сумматоров, последний столбец матрицы содержит й- 1 сумматоров, каждый. предыдущий столбец матрицы содержит И сумматоров, й+3 регистров множителя, И регистров множимого, каждый йз которых разбит на и подрегистров, буферный регистр, который разбит на и подрегистров, причем входы первых подрегистров множимого соединены с соответствующими разрядами первой информационной шины, выходы (1,j)-го подрегистра множимого поразрядно соединены со входами (i+1,1)-го подрегистра множимого (i =1,...,tl,j

3 90386

=1,...,И), входы буферных подрегистров соединены с Соответствующими выхо дами М старших сумматоров последней строки матрицы, выходы сумматоров последней строки матрицы подключены к выходной шине устройства, входы первого регистра множителя соединены с соответствующими разрядами второй информационной шины, выходы 1- ro регистра множителя (i=1,...,N+3) поразряд (с О соединены со входами (i+1)-ro регистра множителя и с управляющими входами соответствующих М младших суммато. ров матрицы (2 j.

В известном конвейерном множитель.л5 ном устройстве операнды могут вводи-

1ться в умножитель в такте, равном вре. мени окончания работы одной группы сумматоров матрицы, т,е. такт пода,чи группы разрядов операндов опреде- 20 ляется временем последовательной работы двух сумматоров, составляющих группу.

Цель изобретения - повышение быстродействия устройства. 25

Поставленная цель достигается тем, что в каждую строку матрицы устройства введены N регистров переноса, в первую строку матрицы введены М ре-Зо гистров частичных сумм, в каждую последующую строку матрицы, кроме последней, введены N+1 регистров частичных сумм, причем выходы i-го буферного подрегистра (i =1,...,N) со- З5 ответственно соединены с младшими информационными входами сумматоров первой строки матрицы, выходы суммы (j,i)-го сумматоры (i=1,...,N- 1,j=

=1,...,N) поразрядно соединены с вхо-<О дами соответствующего регистра частичной су)лмы, выходы которого соответственно соединены с младшими информационными входами (i+1,j)-го сумматора матрицы, N 1 младшие выходы (i,j)-го подрегистра множимого (i=

=1,...,М- 1, jl.. .,N) поразрядно соединены со старшими информационными входами (i,j)-ro сумматора (i=1,...,й, . j=l,...,N), старший выход (i,j)-го подрегистра множимого (i=7,...,М, j =1, ...,й- 1) соединен с старшим информационным входом (i,j+1)-ro сумматора(l,...,й, j=l,...,й)матрицы, выход переноса каждого сумматора матрицы, кроме сумматоров последнего столбца, соединены со входом соответствующего регистра переноса, выход (i,j)-го регистра переноса (i= — 1 > ° ° ° Н>) = 1. ° .,N), кроме послед него в первой строке матрицы,соединен со входом переноса(,j+1)-го сумматора матрицы, выход последнего регистра переноса соединен с информационным входом последнего .сумматора второй строки матрицы, входы первых подрегистров множимого соединены с выходами соответствующих последних подрегистров множимого, На чертеже представлена структурная схема устройства.

Конвейерное множительное устройсвто содержит матрицу сумматоров 1-19, регистры 20-35 переноса, регистры 36-49 частичной суммы, регистры 50-56 множителя, подрегистры 57-6i множимого, буферный регистр 62, выходная шина 63, информационные шины 64 и 65.

Подрегистры 57-61 множимого разбиты на М подрегистров (й ; "> ", п- разрядность сомножителей) в к. аждой строке матрицы.

Буферный регистр 62 разбит на N подрегист ров.

8 устройстве входы подрегистров 57. 1- 57. 4 множимого соединены с соответствующими разрядами и нформационной шины 64 и соответственно с выходами устройства подрегистров 6.1.1тб1.4 множимого, выходы подрегистров 57.1-:

57.4 множимого соединены поразрядно1 со входами подрегистров 58.1458.4 множимого, выходы которых соединены поразрядно со входами подрегистров

59.1-, 59.4 множимого, выходы которых поразрядно соединены со входами подрегистров 60.1-. 60.4 множимого, выходы которых поразрядно соединены со входами подрегистров 61.1-;61.4 множимого, входы буферных подрегистров

62.1-: 62.4 соединены с соответствующими выходами сумматоров 16- 19, выходы сумматоров 15- 19 подключены к выходной шине 63 устройства, входы ре-. гистра 50 множителя соединены с соответствующими разрядамй информационной шины 65 устройства, выходы регйстра 50 множителя поразрядно соединены со входами регистра 51 множителя, выходы которого поразрядно соединены со входами регистра 52 множителя, выходы которого поразрядно соединены со входами регистра 53 множителя, выходы которого соединены поразрядно со входами регистра 54 множителя, выходы которого соединены со входами регистра 55 множителя, выходы которого со5 903 единены поразрядно со входами регист" ра 56 множителя, выходы регистров 5056 множителя соединены с управляющими входами сумматоров 1-8, 10- 13, l5- 18 множимого матрицы, выходы буферных подрегистров 62, 1-. 62,4 соответственно соединены с младшими информационными входами сумматоров 1-4 матрицы, выходы суммы сумматоров 1- 14 поразрядно соединены с входами соответствующих регистров 36-49 частичной суммы, выходы которых соответственно со" единены с младшими информационными входами 5-19 сумматоров матрицы, N- 1 младшие выходы подрегистров 57.1-:61.41 множимого поразрядно соединены со старшими информационными входами соответствующих сумматоров 1- 19 матрицы, старшие выходы подрегистров 58.1-:

58.3, 59.1-:59 3, 60.1;60.3, 61.1:61.4го множимого соединены с информационными входами соответствующих сумматоров 2-4, 6-8, 11-13, 16-. l9, выходы переноса сумматоров 1-8, 10-13, I 5- I 8 соеди не ны со входами соот вет ст вующи х >5 регистров 20-35 переноса, выходы регистров 20-22, 24-35 соединены со вхоами переноса соответствующих сумма-: оров 1 19 матрйцы, выход- регистра 23 переноса соединен с информаци- зО онным входом сумматора 9 матрицы.

Представляемая архитектура устройства реализует конвейерный способ умножителя методом поэтапного сложе0 ния частичных сумм произведения со З5 сдвинутым влево на один разряд множимым, стробируемым соответствующим разрядом множителя.

Работа устройства осуществляется за четыре шага следующим образом. 4о

Первый шаг.

Первый тактовым импульсом, поступающим иэ блока центрального управления ЦВМ по информационным шинам 65 и 64 в регистр 50 и подрегистр 57.1 4 соответственно, принимаются младшие четыре разряда множителя и множимого, при этом множимое с подрегистра 57. 1 подается со сдвигом на 1 разряд влево на соответствующие входы сумматора 1, а младший разряд множителя на его стробирующий вход.. На сумматоре 1 происходит сложение содержимого буферного подрегистра 62.1 (равно.— го нулю в первом такте) с содержимым 5 подрегистра 57,1.

Вторым тактовым импульсом в регистры 36 и 20 принимаются первые (младшие ) четыре разряда первой час866 6 тичной суммы произведения первой пары операндов и перенос первого результата суммирования соответственно (g-e регистры обведены пунктиром) и одновременно подаются на четырехраэрядный вход сумматора 5 второй строки умножителя и вход переноса сумматора 2 первой строки умножителя, Одновременно с этим содержимое подрегистра 57.1 принимается подрегистром 58.1. Младшие три разряда с его выхода для обеспечения необходимого сдвига подаются на соответствующие входы сумматора 5, а старший разряд подрегистра 58.1 на младший разряд соответствующего входа сумматора 2.

В подрегистр 57. 1 принимаются разряды множимого следующей пары операндов и подаются на сумматор 1, в подрегистр 57.2 принимаются по шинам 64.2 вторые четыре разряда множимого первой пары операндов и подаются на сумматор 2 с соответствующим сдвигом,,на другие входы сумматора 2 подается содержимого буферного подрегистра 62.2

Содержимое регистра 50 заменяется разрядами множителя второй пары операндов в регистр 51 принимается содержимое регистра 50 и младший разряд множителя подается на стробирующий вход сумматора 2, а следующий раз, ряд - на стробирующий вход сумматора 5. Третьим тактовым импульсом обесечивается ввод в умножитель последующей, разбитой по четыре разряда, соответствующей информации, продвижение ее описанным выше образом в регистрах 50, 51, 52 и 57, 58, 59, а соответствующая уже восьмиразрядная с двумя битами переносов частичная сумма фиксируется в регистрах, охваченных пунктиром I1.

Четвертым тактовым импульсом формируется двенадцатиразрядная с тремя битами переноса частичная сумма первой пары операндов в регистрах, охваченных пунктиром III.

Из геометрического расположения пунктиров I II !II видно дальнейшее расположение фронта распространения результата.

Пятым тактовым импульсом младшие биты результата с выхода первого сумматора 15 последней строки выводятся на выход устройства для обеспечения выполнения вычислений с удвоенной точностью. Старшие разряды подрегистров 60 через подрегистры 61 подаются на соответствующие сумматоры послед903866 8 ней строки. Этим же тактовым импульсом в регистр 50 и подрегистр 57.1 заносятся соответственно младшие че-, тыре бита множителя и множимого пятой лары операндов. 5

Второй шаг.

Следующим тактовым импульсои результат с выхода сумматора 16 записывается в буферный подрегистр 62.1 и с его выхода результат поступает на 1О сумматор 1. Код множимого с подрегистра 61. 1 принимается подрегистром 57. 1, откуда также поступает на сумматор 1, а в регистр 50 принимается следующая группа разрядов множителя первой пары операндов.

Второй и третий шаги выполняются аналогично первому и отличаются группами разрядов, находящихся в регбист- 20 ре множителя.

Четвертый шаг.

В четвертом шаге производится коррекция результата на последней строке сумматоров. Это возможно пото" 2S му, что коды сомножителей содержат 15 разрядов и в четвертом шаге последняя строка сумматоров не занята.

Из умножителя считывается результат умножения по четыре разряда с

I °, I тактом, равным времени распространения сигнала в одном четырехраэрядном сумматоре, зто обеспечивает вдвое большую тактовую частоту умножения в потоке по сравнению g известным устройством.

Кроме того, при помощи предлагае мого устройства возможно одновремен 1 ое выполнение пяти умножений, каждор о иэ которых производится вышеописанным способом за четыре шага.

Таким образом, включение регист" ров запоминания частичных сумм и ïå" реносов на выход каждого сумматора позволяет вдвое сократить такт подачи операндов на вход устройства без существенных аппаратурных затрат, за счет чего увеличивается производительность, и как следствие этого - зф50 фективность множительного устройства. формула изобретения

Конвейерное множительное устройсТво,содержащее матрицу сумматоров раз мерности N х И (где М), и-1 - разрядность сомножителей, И = N+1), первая строка матрицы содержит М сумматоров, каждая последующая строка матрицы содержит M сумматоров, последний столбец матрицы содержит М-1 сумматоров, каждый предыдущий столбец матрицы содержит N сумматоров,,N+3 регистров множителя, М регистров множимого, каждый из которых разбит на М подрегистров, буферный регистр; который разбит на М подрегистров, причем входы первых подрегистров множимого соединены с соответствующими разрядами первой информационной шины, выходы (i,j) -го подрегистра множимого поразрядно соединены со входами (i+1,j) го подрегистра множимого (.1=1,...,N, j=1,...,M), входы буферных подрегистров соединены с соответствующими выходами М старших сумматоров последней строки матрицы, выходы сумматоров последней строки матрицы подключены к выходной шине устройства, входы первого регистра множителя соединены с соответствующими разрядами второй информационной шины, выходы i-ro регистра множителя (i =1,..., N+3) поразрядно соединены со входами (i+1)-га регистра множителя и с управляющими входами соответствующих N младших сумматоров матрицы, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в каждую строку матрицы введены М регистров переноса, в первую строку матрицы введены М регистров частичных сумм, в каждую последующую строку матрицы, кроме последней, введены N+1 регистров частичных сумм, причем выходы i- го буферного подрегистра (1=1;...,N) соответственно соединены с младшими информационными входами сумматоров первой строки матрицы, выходы суммы (i,j)-го сумматоров (i=1,...,N-1, jw, =1,...,И) поразрядно соединены с входами соответствующего регистра частичной суммы, выходы которого соответственно соединены с младшими информационными входами (1+1,j) — го сумматора матрицы, младшие выходы (i j)го подрегистра множимого (1+1,..., И- 1, j=l,...,N) поразрядно соединены со старшими информационными входами (i,j).-ro сумматора (i =1,...,N, j=1.. .,М), старший выход (i,j)-го подрегистра множимого (1=2,...,М,j

1,....,М- 1) соединен с старшим информационным входом (i,j+1)" го суммато ра (i=1,...,N, j=l,...,N) матрицы,вы903866

Огар

Редактор В. Лазаренко Техред М р Корректор

Заказ 12 1/30 Тираж 731 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11 0 5 Москва Ж-35 Раушская наб. д. 4/5

) 3 2 - Е- — 2- - -- - — - 2

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 ход переноса каждого сумматора матрицы, кроме сумматоров последнего столбца, соединены со входом соответствующего регистра переноса, выход (i,j)го регистра переноса (i=1,..., Й,j = 5

1,...,N) кроме последнего в первой строке матрицы, соединен со входом переноса (i,j+1)-го сумматора матрицы, выход последнего регистра переноса соединен с информационным входом послед 1О него сумматора второй строки матрицы, входы первых подрегистров множимого соединены с выходами соответствующих последних подрегистров множимого, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

1т 623204, кл. С 06 F 7/39, 1977.

2. Авторское свидетельство СССР 594502, кл. G 06 F 7/39, 1975 (прототип).