Устройство микропрограммного управления

Устройство микропрограммного управления

Иллюстрации

Показать все

Реферат

 

< >903877

Союз Совет сник

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 28.04.80 (23) 2920161/18-24 с присоединением заявки №(23) Прноритет—

Опубликовано 07.02.82. Бюллетень № 5

Дата опубликования описания 07.02.82 (51)М. Кл.

Е 06 F 9/22

3Ънударстинньв камнтнт

СССР йа далам нзобратеннй н втнрытнй (53) УДК 681.325. (088.8) В.С. Харченко, И. П. Барбаш, Г. H. Тимонькин .

В. Б. Самарский и С. H. Тк (72) Авторы изобретения (7!) Заявитель (54) УСТРОЙСТВО МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ

Изобретение относится к вычиспитель ной технике и может быть использовано при проектировании устройств . микропрограммного управления цифровых вычислительных машин.

Известно устройство микропрограм5 много управпения,,содержащее ава блока памяти, ава дешифратора, регистры, счетчик адреса, генератор, элементы И Ill

Недостатком данного устройства является низкое быстроцействие.

Наиболее близким к изобретению по технической сущности является устройство микропрограммного управления, которое содержит цва бпока памяти, цва

15 дешифратора, счетчики микрокоманц и адреса, буферный и ааресный регистры, генератор, элементы И, НЕ (2 .

Неаостатком известного устройства является низкое быстроаействие и большой объем первого блока памяти.

Бель изобретения — повышение быстродействия устройства микропрограммного управления за счет уменьшения времени перехода от выполнения одной линейной послецовательности к другой, а также повышение экономичности первого блока памяти путем уменьшения его избыточности.

Поставленная цель постигается тем, что в устройство микропрограммного управления, содержащее генератор тактовых импупьсов, выхоц которого соеаинен через первый и второй элементы зацержки с первым вхоаом первого элемента И, второй вхоц которого соединен с выходом второго элемента И, с первым вхо-дом третьего элемента И и через первый элемент НЕ с первым входом четвертого элемента И, второй ахоп которого соецинен с выхоцом генератора тактовых импульсов, выход третьего элемен»та И соецинен с первыми вхоцами первого аешифратора, счетчика ацреса и буферного регистра, группа выхоцов которого соеаинена с первыми вхоцами элементов

И первой группы, вторые входы которых, соединены с выходом первого элемента И.

3 90387 выхоцы элементов И первой группы соецинены с группой информационных входов регистра адреса, вхоа кода операции которого является входом кода операции устройства, выход регистра ацреса соединен со вторым в одом первого цешифратора, выхоц которого соединен с вхоцом первого блока памяти, первый и второй выходы которого соединены соответствен» но с входом сброса регистра адреса, и Io со вторым входом счетчика адреса, третий вход которого соецинен с первым выхоцом второго блока памяти, второй выхоц которого является выхоцом устройства, вхоц второго блока памяти соединен с выходом второго дешифратора, первый и второй входы которого соединены соответственно с выхоцами четвертого элемента И и счетчика адреса, группа вхоцов второго элемента И соединена с группой щ0 выхоцов счетчика микрокоманц, первый ахоп которого соединен с третьим выхоцом первого "блока памяти, четвертый выхоа которого соединен со вторым входом буферного регистра, группа входов 25 которого соецинена с выходами элементов И второй группы, первые входы которых являются группой вхоцов логичес ких условий устройства, вторые вхоцы элементов И второй группы соеаинены с группой выходов второго блока памяти, введены третья группа элементов И, состоящую из (и -1) элемента И, элемент

И-ИЛИ, элемент ИЛИ, второй элемент НЕ, пятый элемент И, причем первые входы

Э5 групп входов элемента И-HE соединены с группой входов логических условий устройства, второй вхоц первой группы входов элемента И-ИЛИ соединен с первым выходом группы выхоцов второго блока

40 памяти, вторые входы второй и -ой группы входов элемента И-ИЛИ соецинены с выходами элементов И третьей группы, первые вх оды которы х соецинены с соответствующими выходами группы выхоцов

45 второго блока памяти, а второй «(+1)-й инверсные вхоцы кажцого -го элемента третьей группы элементов И соецинены с первым - гым выходами группывыхоцов второго блока памяти (4 =l,è-<), 1 50 вторая группа вьтхоцов второго блока памяти соединена с группой входов элемен та ИЛИ, выход которого соеаинен с первым вхоцом пятого элемента И, второй вход которого через второй элемент НЕ соединен с выходом элемента И-ИЛИ, а выход - со вхоцом установки в нуль счетчика микрокомана и третьими входами элементов И второй группы.

7 4

Сущность изобретения состоит в повышении бистроаействия, снижении объема блоков памяти путем задания в формате адресной MHKpoKoMGHllbl суммарного числа операционных микрокоманц, входящих в текущую линейную послецовательность и последовательность, выполняемую за ней при положительном исхоце проверки логических условий.

При этом повышение быстродействия достигается за счет того, что при проверке логических условий в любом узле ветвления микропрограммы, в случае положител,ного исхода проверки, происходит формирование аареса первой микрокоманцы соответствующей очередной линейной последовательности путем естественной адресации. При этом переход к считыванию информации из первого блока памяти не происходит.

Повышение экономичности устройства микропрограммного упра вления достигается путем уменьшения числа ячеек .в нервом блоке памяти за счет отказа от хранения адресов первых микрокомана линейных послецовательностей, переход к которым осуществляется при положительном исх оае проверки логич еск их условий.

Первый блок памяти разделен на четыре поля. B первом поле записывается суммарное количество микрокомана, содержащихся в текущей послеаовательности и очередной, переход к реализации которой возможен в случае положитепьного исхода проверки логических условий.

Во втором поле записывается косвенный адрес очередной послецовательности. В третьем поле записывается сигнал сброса регистра адреса. B четвертом — aapec первой микрокоманды текущей последовательности.

Второй блок памяти разбит на три поля. В первом поле записываются операционные части выполняемых микрокомана, а во втором — коц проверяемых логических условий, в третьем — метка, обозначающая признак считывания микрокоманц из второго блока памяти.

Положительному (отрицательному) ходу проверки логических условий соот ветствует принятие единичного (нулевого) зна ения логического условия с наименьшим номером.

Третья группа элементов И и элемент

И-ИЛИ образуют узел иаентификации ветви микропрограммы, ввеаение которого позволяет идентифицировать положительный исход проверки логических условий.

5 90387

На чертеже представлена функциональная схема устройства микропрограммного управления.

На схеме обозначены генератор 1 тактовых импульсов, третий элемент И 2, счетчик 3 адресов микрокоманц, второй дешифратор 4, второй блок памяти 5, первый элемент задержки 6, первый элемент HE 7, четвертый элемент И 8, второй элемент задержки 9, второй элемент1О

HE 10, пятый элемент И 11, счетчик 12 микрокоманц, первый элемент И 13, второй элемент И 14, элемент ИЛИ 15, узел 1 6 идентификации ветви микропрограммы, состоящей из третьей группы IS элементов И 1 7, элемента И-ИЛИ 1 8, вторая группа элементов И 19, буферный регистр 20, первая группа элементов

И 21, регистр адреса 22, первый цешифратор 23, первый блок памяти 24, вхоц 20

25 логических условий, вход кода операции 26, выход 27 устройства.

Выполнение микропрограммы подразцеляется на два цикпа: цикл формирования адреса первой мик- 25 рокоманды очередной последовательности и считывания его из первого блока 24 и иикп считывания операционных частей микрокоманд из второго блока памяти 5 с выхода 27 поля микрооперадий. 30

В цикле формирования адреса первой микрокоманцы очередной поспедоватепьности и считывания ее из первого блока памяти 24 информация передается из бу. ферного регистра 20 в регистр адреса 22З5 и цалее через первый дешифратор 23 в первый блок памяти 24. Б первом блоке памяти 24 записывается коц N количество микрокоманц в двух последовательностях, между которыми возможен переход 4р лишь микрокоманц при положительном исходе проверки логического условия, коц передается в счетчик микрокоманц 1 2.

Во втором попе записывается косвенный адрес первой микрокоманцы очередной ли- 45 нейной послецовательности, который передается в регистр 20. Лцрес первой микрокоманцы текущей последовательности записывается в четвертом поле первого блока памяти и передается в счетчик. 3.

Счетчик микрокоманц 12 поцсчитывает количество выполняемых микроко.мана.

Счетчик 3 формирует адреса микрокоманд в текущей послецовательности.

Генератор 1 тактовы х .импульсов осуществляет тактирование работеi устройства и считывания информации из запоминающих блоков.

7 6

Узел 16 идентифицирует положительный исход проверки логических условий.

Во втором цикле работы устройства микропрограммного управления происхоQHT считывание операционных частей микрокоманд, входящих в текущую послецоватепьность.

Содержимое счетчика микрокоманц 12 во втором цикле работы устройства микропрограммного управления отлично от нуля.

После того как будут сосчитаны операционные части микрокоманц, образующих текущую последовательность, устройство осуществляет проверку значений логических условий. Узел 16 осуществляет проверку выбора ветви микропрограммы по коду и значению логического условия.

В зависимости от значения,,которое принимает проверяемое логическое условие, в микропрбграмме возможно формирование двух ветвей микропрограммы, соответствующих положительному и отрицательному исхолам проверки.

В случае положительного исхода прс верки логического условия, содержимое счетчика 3 увеличивается на единицу, формируя при этом адрес очередной микрокоманцы.

Содержимое счетчика 12 микрокоманцы уменьшается на ециницу. При этом его обнуление не происхоцит, а коц, записанный в регистре 20, не модифицируется, Устройство микропрограммного управления процопжает находиться во втором цикле работы.

В спучае отрицательного исхода проверки логического условия происходит принудительное обнуление счетчика 12

MHKpoKoMBHQ. Устройство микропрограммного управления перехоцнт к циклу формирования адреса первой микрокоманцы очередной линейной последовательности по адресу, записанному в буферный регистр 20.

Устройсто работает следующим образом.

Код операции поступае на третий вход регистра адреса 22 и явцяется адресом первой MHKpoKoMBHllbl первой линейной последовательности, записанной в блоке памяти 24.

Генератор 1 тактовых импульсов через первый элемент задержки 6 и четвертый элемент И 8 производит запуск первого цешифратора 23 и выбирает соответствующую ячейку памяти нз первого блока памяти 24. Содержимое второго поля первого блока памяти 2 1 поступает нд первый вход буферного регистра 20, н в нем

90387 записывается ко в нный ацрес первой очередной линейной последовательности.

Соцержимое первого поля Й (количество микрокоманц, входящих в текущую и очерецную последовательности, переход к которой соответствует положительному исходу проверки логического условия) записывается в счетчик 1 2 микрокоманц.

Адрес первой микрокоманды текущей линейной последовательности записывает- 10. ся в счетчик 3 с четвертого поля первого блока памяти 24.

После поступления в счетчик 12 считанного из первого блока памяти 24 кода N+ исчезает сигнал с выхода элемен-1 та И 1 3 и снимается блокировка с третьего элемента И 2, Следующий импульс с выхода генератора 1 проиэвоцит запуск второго дешифратора 4 и считывание операционной части микрокоманды, записан. - QQ ной во втором блоке памяти 5 по адресу, записанному в счетчике 3.

После считывания микрокоманцы со второго блока памяти 5 сигналы микроопераций поступают на выход 27,а сигналом с

его третьего выхода происходит увеличение на единицу счетчика 3 и уменьшение на единицу содер>кимого счетчика 12 микрокоманд, При проверке логических условий ь первом узле ветвления микропрограммы коц проверяемых логических условий с группы выходов логических условий второго блока памяти 5 поступает на соответствую» щие вхоцы (и -1)-го элементов И 17 третьей группы. На одном из (и -1) вы35 ходов элементов И 17 третьей группы, соответствующем проверяемому логическому условию с наименьшим порядковым номером, появляется единичный сигнал, о

Так, если коц проверяемых логических условий имеет вид 011010, то единич« ный сигнал появляется на выходе первого элемента И 17 группы, тем самым определив два возможных исхода ветвле-ния: положительный при Х =1 и отрица45 тельный при Х 0 (независнмо от значений логических условий Х, Х ).

Сигнал с выхода первого элемента И третьей группы элементов И 17 поступает на второй вход второй группы входов элемента И-ИЛИ 18, а на ее первый вход поступает значение проверяемого логического условия Х .

На все остальные, первые входы первой, третьей > -той групп вхоцов элемента И-ИЛИ поступают нулевые сигналы с выходов остальных элементов И третьей группы 12.

7 8

Если значение проверяемого логического условия Х равно ецинице, то на выходе элемента И-ИЛИ 18 появляется единичный сигнал, который через второй элемент НЕ 10 поступает на второй вход пятого элемента И 11 и блокирует его работу. При этом сигнал на обнуление счетчика 12 микрокоманц не формируется, и модификация коца, записанного в регион ре 20, значениями логических условий

Хд Х. Х не происходит. В счетчике 12 в это время записан код цлины последовательности микрокоманц, выполняемый при положительном исхоце проверки.

Очередным тактовым импульсом генератора 1 через открытый элемент И 2 происходит считывание информации со второго блока памяти 5 по адресу, записанному в счетчик 3. Далее работа устройства продолжается аналогично цо очередного ветвления.

Если проверяемое логическое условие

Х> принимает значение, равное нулю, вы.ходной сигнал на выходе элемента ИИЛИ 1 8 равен нулю. Нулевой сигнал,ннвертнруясь вторым элементом HE 10, поступает на второй вход пятого элемента И 11, поддерживая его в открытом состоянии. На второй er o вход поступает единичный сигнал с выхода элемента ИЛИ 15, который формируется прн выполнении микрокоманц ветвления. В результате происходит обнуление счетчика микроко.— манц 12 сигналом с выхода пятого элемента И 11.

По коду логических условий, проверяемых в данном узле ветвления микропрограммы, поступающему на первые входы второй группы элементов И 19, и по значениям этих логических условий, которые поступают сЪ BxoLlG 25 устройства, происхоцит модификация ацреса очередной линейной последовательности, записанного в буферном регистре 20.

Импульс генератора 1 тактовых импульсов ч реэ первый и второй элементы эадер:кки 6 и 9 соответственно и второй элемент И 14 передает модифицированный адрес из буферного регистра 20 в регистр адреса 22.

Следу .щий импульс генератора 1 через пери.;"" элемент задерж..си 6 и четвертый элемент Е . d производит установку в нуль счетчика 5 адресов MHKpoKOMQBQ, буферного регистра 20 и осуществляет пуск первого цешифратора 23.

Аналогично осуществляется перехоц от второго к первому циклу работы устройства и после выполнения послецователь10

9 90Й877 ности, соответствуюшей положительному исходу проверки. В этом случае обнуление счетчика 12 происходит но сигналам с выхода блока памяти 24.

Таким образом, введение третьей груп; аы элементов И, элемента И-ИЛИ, элемента ИЛИ, второго элемента НЕ пятого элемента И и обнуленных ими связей позволяет повысить быстродеиствие устрой о ства и уве«личить экономичность" устрой1 тва в целом.

Формула изобретения 15

Устройство микропрограммного: управления, соаержашее генератор тактовых импульсов, .выход которого соединен через первый и второй элементы задержки ?о с первым входом первого элемента И, второй- вход которого соединен с выходом второго элемента И, с первым вхоаом третьего элемента И и через первый элемент НЕ с первым входом четвертого эле-2s мента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход третьего элемента И соединен с первыми входами первого дешифратора, счетчика адреса. и буферного регист;а ра, группа выходов которого соединена с первыми входами элементов И первой группы, вторые входы которых соединены с выхоаом первого элемента И, выходы элементов И первой группы соединены с группой информационных входов регистра аареса, вхоа кода операции которого является входом кода операции устройства, выход регистра адреса .соединен со вторым входом первого дешифратора, выход которого 4О соединен с входом первого блока памяти, первый и второй Bblxollbl которого соединены соответственно с вхоаом сброса регистра адреса н со вторым входом счетчика адреса, третий вход которого со- 4S единен с первым выходом второго блока памяти, второй выход которого является выхоаом устройства, вход второго блока памяти соединен с выходом второго дешифратора, первый и второй входы которого соединены соответственно с выхоаами четвертого элемента И и счетчика аареса, группа входов второго элемента И соединена с группой выходов счетчика микрокоманд, первый вход которого соединен с третьим выходом первого блока памяти, четвертый выхоа которого соединен со вторым вхоаом буферного регистра, группа входов которого соеаинена с выходами элементов И второй группы, первые входы которых являются группой вхоаов логических условий устройства, вторые входы элементов И второй группы соеаинены с группой выходов второго блока памяти, о т л и ч а ю ш е е с я тем, что, с целью повышения быстродействия устройства, оно содержит третью группу элементов И, состояшую из (и -1) элемента И, элемент И-ИЛИ, элемент ИЛИ, второй элемент НЕ, пятый элемент И, причем первые входы ру групп входов элемента И-ИЛИ соединены с группой входов логических условий устройства, второй вход первой группы входов элемента И-ИЛИ соединен с первым выходом группы выхоаов второго бпока памяти, вторые вхоаы второй ру -ой группы входов элемента И- ИЛИ соединены с выходами соответствуюших, элементов И третьей группы, первые входы которых соединены с соответствуюшими выходами группы выходов второго блока памяти, второй — (i +1)-й инверсные

axoabr каждого i -го элемента третьей группы элементов И соединены с первым— а -тым выкооамв группы выкоаов второ го бпокв помята (< «1, в -11, вторая грувпа выходов второго блока памяти соединена с группой входов элемента ИЛИ, выход которого соеаинен с первым входом пятого элемента И, второй вход которого через второй элемен НЕ соединен с выходом элемента И-ИЛИ, а выход пятого элемента И соединен со входом установ ки в нуль счетчика микрокоманд и третьими входами элементов И второй группы.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетепьство СССР

% 638962, кл. G 06 F 9/14, 19762. Авторское свидетельство СССР

% 482744, кл. @ 06 9/16, 1972 (прототип).

903877

Составитель Г. Г : но:-..арева

ТехредЕ. Харит.:,,! i".,ê Корректор М. Коста

Редакто Н. Лазаренко

Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113034, Москва, Ж-35, Раушская наб., д. 4/5 Заказ, 123/31

Филиал ППП Патент", г, Ужгород, ул. Проектная, 4