Цифровой коррелятор

Цифровой коррелятор

Иллюстрации

Показать все

Реферат

 

Союз Советскик

Социалистическик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (1 11903892 (6I ) Дополнительное к авт. свид-ву (22) Заявлено 09.06.80(2I) 2938916/18-24 с присоединением заявки РЙ (23) Приоритет

Опубликовано 07.02.82. Бюллетень № 5

Дата опубликования описания 09.02.82 (5т)М. Кл.

6 06 F 15/336

Государственный кокитет

СССР по делам изобретений и открытий (53) УД((681.323 (088.8) В. Д. Анисимов, В. А. Грачев и Е. Н. Литман (72) Л вторы изобретения (7l ) Заявитель (54) ЦИФРОВОЙ КОРРЕЛЯТОР

Изобретение относится к .вычислитель ной технике и предназначено для взаимокорреляционной обработки эхосигналов.

Измерение взаимной корреляционной функции (ВКф) между входным и опорS ным сигналами в реальном масштабе времени требует обработки всего массива И выборок (определяемого длительностью сигнала и точностными параметрами то измерения) за время между двумя соседними выборками, поступающими на вход коррелятора.

И выборок входного сигнала и и выборок опорного сигнала попарно (й пар

15 выборок) поступают на умножитель, где перемножаются, а результат поступает в накапливающий сумматор, который усредняет результат перемножения на интервале длительности сигнала (hl nap выборок). Таким образом, при большом количестве и малом интервале между входными выборками возникает сложность практической реализации цифровых корреляторов, работающих в реальном масштабе времени.

Быстродействие коррелятора определяется в основном быстродействием умножителя, как наиболее сложного и трудоемкого узла. С целью увеличения быстродействия, как правило, используют принцип параллельного подключения нескольких умножителей, что позволяет увеличить быстродействие, но ведет к увели» чению аппаратурных затрат, потребляемой мощности и, как следствие этого, понижает надежность коррелятора, сокращает область применения.

В современных трактах обработки сигналов, где одновременно во многих. пространственных и частотных каналах ведется обработка сигналов, остро встает вопрос реализации быстродействующего малогабаритного коррелятора.

Известен многоканальный коррелятор, содержащий цифровую линию задержки, цифровые блоки умножения, дешифраторы, коммутаторы, и интеграторы. С целью по903892 вышения быстродействия цифровые блоки умножения умножают один отсчет вход ; ного сигнала на коды, равные уровням квантования другого опорного сигнала.

Коррелятор позволит одновременно вы- 5 числять несколько значений ординат ВКФ и при этом, чем больше ординат он вычисляет одновременно, тем эффективнее его работа (1), Однако в системах обнаружения сигналов (неизвестно время прихода отраженного сигнала) использование такого коррелятора неэффективно, так как там требуется последовательное непрерывное вычисление одинат ВКФ, соответствующих определенным моментам времени.

Использование одного канала такого коррелятора приводит к избыточности аппаратуры.

Наиболее близким к предлагаемому по технической сущности является цифро вой коррелятор содержащий два цифровых устройства задержки с памятью, генератор импульсов, адресный счетчик, соеди ненный с адресными входами устройств задержки с памятью, выходы которых соединены со входами умножитепя, к выходу которого подключен сумматор.

Работа коррепятора осуществляется следующим образом.

Выборки входного сигнала последовательно поступают в устройства задержки с памятью, гре хранятся f4 текущих значений выборок входного сигнала,. в другое

35 устройство задержки с памятью последовательно поступают N выборок опорного, сигнала (запись опорных выборок обычно, осуществляется в момент излучения зондирующего сигнала). Вычисление

40 ординаты ВКФ между входным и опорным-, сигналом осуществляется путем полного образования Й пар выборок за время между двумя соседними выборками входного сигнала.

Дальнейшее вычисление.ВКФ в умножителе и сумматоре производится традиционными методами перемножения выборок, составляющих пары и усреднения результатов перемножения за время между двумя

1 50 выборками, поступающими на вход коррелятора. Очередная входная выборка, по;ступающая в память, стирает самую ста рую по времени прихода в память выборку и цикл, вычисления очередной ординаты „ВКФ повторяется. Адресный счетчик после55 доватепьно формирует адреса обращения к и ячейкам памяти каждого устройства задержки с памятью Ã23.

Недостатком такого коррелятора является то, что использование его в трактах. обработки сигналов, работающих в реальном масштабе времени, ограничивается быстродействием умнсвкителя (как наиболее сложного и трудоемкого узла). Па. раппелизация операции умножения ведет к значительному увеличению аппаратурных затрат, что при большом числе каналов в тракте обработки не всегда приемлемо.

Цель изобретения — повышение быстродействия цифрового коррелятора при относительно незначительном увеличении аппаратуры.

При малой разрядности выборок опорного сигнала и большой длине реализа:ции Н в опорном сигнале будут присут- ствонать выборки равные по значению. В силу этого при вычислении различных ординат ВКФ по алгоритму и

R„ t êst) = — ", х{Т1 у{т- к -,) х где x {, Т), у { k T к ) — цифровые отсчеты сигналов х и у в моменты i T и < T — ка1. соответственно; и — число выборок процесса; ьТ вЂ” шаг задержки процесса;

Т вЂ” интервал дискретизации;

К вЂ” отсчет ординаты корреляционной функции имеет место повторяемость одинаковых результатов умножения, моменты появления которых определяет структура детерминированного опорного сигнала.

Сущность изобретения заключается в том, что обеспечивается возможность использования промежуточных значений парных произведений, полученных при вычислении одной ординаты ВКФ при вычислении последующих ее ординат. Таким образом, сокращается время на вычисление, что приводит к увеличению быстродействия.

Поставленная цель достигается тем, что в цифровой коррелятор, содержащий сумматор, два блока задержки, входы которых являются .соответственно первым и ътсрым входами коррелятора, а выходы подключены соответственно к первому и второму входам блока умножения управляющий вход первого блока задержки соединен с выходом первого адресного счетчика, вход которого соединен с первым выходом генератора импульсов, введены два мультиплексора, два блока фОрмирования адреса, второй адресный

5 9038 счетчик и три блока памяти, входы первого и второго блоков памяти подключены соответственно к первому и второму выходам генератора импульсов, третий выход которого соединен с первыми входами блоков формирования адреса, вторые входы которых подключены соответственно к выходам первого и второго блоков памяти, выходы первого и второго блоков формирования адреса соединены соответ- !О отвеяно со вторым входом второго блока задержки и с первым информационным входом первого мультиплексора, второй информационный вход которого подключен к выходу второго адресного счетчика, t5 вход которого объединен с первым управляющим входом третьего блока памяти, и подключен к первому выходу генерато- . ра импульсов, второй выход которого соединен с управляющим входом первого мультиплексора, с управляющим входом вто рого мультиплексора и со вторым управляющим входом третьего блока памяти, третий управляющий вход которого соединен свыходом первого мультиплексора,,?5 информационный вход третьего блока памяти объединен с первым информационным входом второго мультиплексора и подключен к выходу блока умножения, выход третьего блока памяти подключен ко вто- Зо рому информационному входу второго мультиплексора, выход которого соединен со входом сум матора.

Кроме того, блок формирования адреса содержит и сумматор, выход которого является выходом блока формирования адреса, первым и вторым входами которого являются соответственно вход счетчика и первый вход сумматора, второй вход которого подключен к выходу счет- 40 чике.

На чертеже представлена структурная схема предлагаемого коррелятора.

Бифровой коррелятор содержит два

45 блока l и 2 задержки, (с памятью), выходы которых соединены со входами блока Зумножения,,а адресные входы — с ,выходами адресного счетчика 4 и блока

5 формирования адресов соответственно, адресный счетчик 6 и блок 7 формирова50 ния адресов своими выходами соединены с информационными входами мультиплексора 8, первые входы блоков 5 и 7 формирования адресов соединены с выходами блоков 9 и 10 памяти. соответственно,55 выход блока 3 умножения соединен с информационным входом блока 11 памяти промежуточных произведений (БППП), 92 6 выход которого соединен через второй мультиплексор 12 с входом сумматора

13, второй информационный вход второго. мультиплексора 12 соединен с выходом блока 3 умножения, первый выход генератора 14 импульсов соединен с входами адресных счетчиков 4 и 6, входом блока

9 памяти и входом Запись блока 11.

Второй выход генераторе 14 импульсов соединен с входом 10 блока памяти, с управляющими входами мультиплексоров

8 и 12 и входом,"Считывание БППП ll, третий выход генератора 14 импульсов соединен с вторыми входами блоков 5 и

7 формирования адреса.

Работа цифрового коррелятора происходит следующим образом.

Каждая выборка входного сигнала записывается в память блока 2, где хранится в течение Й циклов вычисления ВКф, т.е. всегда в памяти блока 2 хранится

N выборок входного сигнала. В памяти блока 1 хранится Q, выборок опорного сигнала, отличаюшихся друг от друга по своему значению. При вычислении каждой ординаты ВКф с помощью адресного счетчика 4 последовательно осуществляется опрос Q ячеек памяти блока 1 (a каждом цикле опрос начинается с первой ячейки). Синхронно с опросом ячеек памяти блока 1 опрашивается Ц из и ячеек памяти блока 2 с помощью блока

5 формирования адресов, формирующего коды адресов ячеек, содержание которых в данном цикле должно быть перемножено. с содержанием соответствующих им ячеек в памяти блока 1, т.е. на каждую из

Я выборок опорного сигнала умножается только та входная выборка из и, которая для данного цикла соответствует значению опорной выборки и имеет минимальную задержку в блоке 2. Полученное при вычислении данной ординаты ВКф парное произведениеx (Т) у (T) использует ся (путем предварительной записи и последующего считывания из блока 11) при вычислении ординаты ВКф через K пик лов при выполнении условия Ц (4.Т) =

=5 ГЫ+юОТ),т.е. когда входная выборка х(4 Т) снова должна быть умножена на то же значение опорной выборки. В каждом последующем цикле опрос памяти блока 2 осуществляется с ячеек, код адреса которых на единицу превышает код адреса ячеек, опрашиваемых в предыдущем цикле. Таким образом, из памяти блока 2 в каждом цикле извлекаются

903892. выборок, что обеспечивается поступлением Q кодов иэ блоке 9 памяти на блок

5 формирования адреса, "который в свою очередь формирует Q кодов адресов ячеек, с которых происходит считывание 5 в данном цикле. Изменение адресов ячеек памяти блока 2 от цикла к циклу осуществляется блоком 5 формирования адреса путем суммирования по модулю И кода, определяемого номером цикла с кодом, выдаваемым блоком 9 памяти.

Q соответствующих выборок из обоих блоков 1 и 2 поступают в блок 3 умножения, попарно перемножаются, а результаты (парные произведения) запоминают- 15 ,ся в блоке 11 и одновременно через мультиплексор 12. суммируются в сумматоре 13.

Запись в блок 11 осуществляется прй помощи адресного счетчика 6, который О в момент формирования парных произведений с выхода блока 3 умножения формирует последовательно коды адресов ячеек блока 1 1, в которые осуществляется запись.

Адресный счетчик. 6 B каждом цикле формируют Qкодов адр,есов,,а за N цик.— лов NQ кодов адресов после чего адресный счетчик 6 обнуляется и повторяет формирование кодов адресов, начиная с 3G первого. B каждом цикле осуществляется опрос N- Q ячеек памяти блока 11 с помощью блока 7 формирования адреса„ что обеспечивается поступлением на него

N- Q кодов из блока 10 памяти.

Изменение адресов ячеек блока 11 от цикла к циклу осуществляется блоком 7 формирования адреса путем суммирования по модулю MQ кода, определяемого номером цикла с кодом, выдаваемым блоком 10 памяти.

Через мультиплексор 8 коды адресов поступают на адресные входы блока 11 с выхода которого й-Q парных произве дений, полученных и записанных в блок

11 в предыдущие циклы, поступают через мультиплексор 12 на сумматор 13.

В каждом цикле вычисления ВКФ на первом выходе генератора 14 формируются Я импульсов, синхронизирующих считывание с блока 1 и 2 и запись результатов умножения на блок 11; на втором выходе генератора 14 формируются M- Q импульсов синхронизирующих

55 считывание с блока 11 и управляющих работой мультиплексоров 8 и 12; на третьем выходе формируются импульсы для образования непрерывных циклических последовательностей кодов адресов считывания как с блока 2, так и с блока 11.

Каждый выходной отсчет ВКФ вычисляется путем накопления Q последова тельных произведений, образованных нд выходе блока 3 умножения в процессе выполнения текущего цикла и g-Q парных произведений в выхода блока 11, образованных в предыдущие циклы. Таким образом, в каждом цикле суммируется на сумматоре 13 Й парных произведений при количестве операций умножения в цикле в блоке 3 умножения 3 равным Q т.е. на каждом цикле время, необходимое на операции умножения сократилось в

", Я раз.

Реализация изобретения не вносит дополнительных погрешностей и при значительном увеличении быстродействия цифрового коррелятора лишь незначительно увеличивает аппаратурные затраты.

Использование цифрового коррелятора в многоканальных трактах обработки как

1по пространству, так и по частоте не приведет к увеличению аппаратурных затрат пропорционально росту каналов, так как многие элементы цифрового коррелятора будут для них общими. Так при многоканальном тракте обработки по пространству едиными для всех каналов будут следующие элементы: блоки 1 задержки, адресные счетчики 4 и 6, блоки 5 и

7 формирования адреса, мультиплексор 8 и блоки 9 и 10 памяти.

По сравнению с известным коррелятором время, необходимое для выполнения операций умножения, сократилось более чем в 200 раэ при = 4096,, = 4, что позволило отказаться от многоканальной структуры реализации процессора и построи . ь коррелятор в виде последовательного одноканального устройства.

Фор мула изобретения

1, .1ифровой коррелятор, содержащий сумматор. два блока задержки, входы котось .; являются соответственно первьп::. :ьторым входами коррелятора, а вых,ды подключены соответственно к первом; и второму входам блока умноже,ния, управляющий вход первого блока задержки соединен с выходом первого адресного счетчика, вход которого соединен с первым выходом генератора импульсов,отличающийся тем, 9 90389

/ что, с целью повышения быстродействия, в коррелятор введены два мультиплексо- ра, два блока, формирования адреса, второй адресный счетчик и три блока памятир ВхОДы перВого и Второго. блоков 5 памяти подключены соответственно к первому и второму выходам генератора импульсов, третий выход которого ""оедннен с первыми входами блоков формирования адреса, вторые. входы которых 10 подключены соответственно к выходам первого If второго блоков памяти, "1. ходы первого и второго блоков формы",,ования адреса соединены соответственно со вторым входом второго блока задержки и с первым информационным входом первого мультиплексора, второй информационный вход которого подключен к выходу второго адресного счетчика, вход которо-. го.объединен с первым управляюшим вхо- 2р дом третьего блока памяти и подключен к первому выходу генератора импульсов, второй выход которого соединен с управ.ляющим входом первого мультиплексора, . с управля10шим ВхОдОм ВтОрОГО мульти 5 ппексора и со вторым управляюшим входом третьего блока памяти, третий управляю10 щий вход которого соединен с выходом первого мультиплексора, информационный . вход третьего блока памяти объединен с первым информационным входом второго мультиплексора и подключен к выходу блока умножения, выход третьего блока памяти подключен ко второму информационному входу второго мультиплексора, выход которого соединен со входом сумматора.

2. Коррелятор по п. 1, О т л и ч a— ю ш и и с я тем, что блок формирования адреса содержит счетчик и сумматор, выход которого является выходом блока формирования адреса, первым и вторым входами которого являются соответственно вход счетчика и первый вход сумматора, второй вход которого подключен к выходу счетчика.

Источники информации, принятые во внимание при экспертизе !

Ф

1. Лвторское свидетельство СССР

14 556450, кл. 6 06 Р 15/336, 1976.

2. Патент США % 3950635, кл. 235-156, опублик. 1976 {прототип).

Составитель В Жовинс ".! .й ,Редактор В. Иванова Техред М. Надь .. Орректор Г. Назарова

Заказ 123/31 . Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4