Устройство для сопряжения цифровой вычислительной машины (цвм) с дискретными каналами связи

Устройство для сопряжения цифровой вычислительной машины (цвм) с дискретными каналами связи

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

«»907538 (61) Дополнительное к авт. сеид-ву (22) Заявлено 1205,80 (21) 2952076/18-24 с присоединением заявки ¹(23) Приоритет

Опубликовано 230282, Бюллетень ¹ 7

Дата опубликования описания 230282

151) М Кп з

G F 3/04

Государственный комитет

СССР по делам изобретений и открытий

153) УДК 681.325 (088.8) (72) Авторы

Л.И. Сулин, E.È. Петров, В.В. Кос (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЦИФРОВОЙ

ВЫЧИСЛИ ТЕЛЬНОЙ MA(LM Hbl С ДИК PETHblMH

КАНАЛАМИ СВЯЗИ

30

Изобретение относится к вычислительной технике и предназначено для обмена между цифровой вычислительной маыиной (ЦВМ) и дискретными каналами связи, Известны устройства, выполняющие побитный прием информации из каналов связи, накапливающие кодовые комбинации знаков при вводе в ЦВМ и производящие разборку выданных из ЦВМ знаков на биты и выдачу в каналы связи. В состав известных устройств входит линейное и групповое оборудование.

Линейное оборудование каждого канала связи производит побитный обмен данными с каналами связи, а групповое оборудование путем циклического сканирования вводит из линейного оборудования очередные биты данных и накапливает знаки перед вводом их в

ЦВМ, а также выделяет в полученных из ЦВМ знаках очередные биты и по очереди выдает их в соответствующие блоки линейного оборудования для вывода в каналы связи (1).

Циклическое сканирование для побитного обмена данными с линейным оборудованием определяет главный не- достаток устройств — их низкую пропускную способность, что ограничивает допустимую скорость передачи дан-: ных по каналам связи.

Наиболее близким к изобретению по технической сущности является процессор для сопряжения ЦБМ с каналами передачи данных содержащий линейное (блок поразрядного приема данных) и групповое оборудование (блок накопления и анализа знаков, блок подсчета разрядов, блок очередности выдачи знаков, регистры, коммутаторы). Блок накопления и анализа знаков представляет собой запоминающее устройство (ЗУ) ортогонального типа, допускающее обмен как по словам, так и по одноименным разрядам всех слов. Оно выполнено на основе ассоциативной памяти, имеет емкость по две ячейки на каждый канал связи и подключено к ЦВМ с помощью первого регистра числа.

В процессе работы очередные биты, зафиксированные в линейном оборудовании, параллельно вводятся в блок накопления и анализа знаков (БНА) °

Позицию каждого бита в BHA указывает блок. подсчета разрядов (БСР). Накопленные в BHA знаки вводятся в ЦВМ блоком очередности выдачи знаков (БОВ) — аналогом сканирующей схемы.

907538

Сканирование по знакам (вместо побитного сканирования в известных устройствах) позволяет существенно повысить пропускную способность устройства, а следовательно, и скорость ввода данных из каналов связи (2).

Недостаток данного устройства состоит в сложности и большом объеме оборудования. Кроме этого, устройство не позволяет организовать вывод данных из ЦВМ в каналы связи,для чего также может потребоваться устройство значительной сложности, Цель изобретения — сокращение объема оборудования и совмещение функций приема и передачи в одном устройстве.

Поставленная цель достигается тем, что в устройство, содержащее линейный блок, группа входов-выходов которого является группой линейных входов-выходов устройства, коммутатор, регистр коммутации, блок управления коммутацией, блок синхронизации, блок памяти, первые вход и выход которого являются соответственно информационными входом и выходом устройства, и блок очередности выдачи знаков, выход которого является управляющим выходом устройства, введены буферный регистр, регистр информации и регистр маркеров, причем информационный выход линейного блока подключен к первому информационному входу буферного регистра, выходом соединенного с первым входом блока управления коммутацией и информационным входом коммутатора, а вторым информационным входом — с информационными входами регистра маркеров и линейного блока и выходом регистра информации, информационный вход которого подключен ко второму выходу блока памяти, а управляющий вход — к выходу регистра коммутации, входу блока очередности выдачи знаков и управляющему входу коммутатора, выходом соединенного с вторым входом блока памяти, выход синхронизации линейного блока соединен с входом блока синхронизации и вторым входом блока управления коммутацией, группа выходов блока синхронизации соединена с синхронизирующими входами буферного регистра, линейного блока, регистра маркеров и регистра коммутации, информационный вход которого подключен к выходу блока управления коммутацией, третьим входом соединенному с выходом регистра маркеров, а четвертым входом — с выходом управления направлением обмена устройства и уп, равляющим входом линейного блока, а также тем, что блок управления коммутацией содержит элементы И, выходы которых являются выходом блока, и элементы ИЛИ, причем первый и второй входы 1-го элемента И (i-l,N) подключены соответственно к i-ым разрядным шинам первого и второго входов блока, а третий вход — к выходу i-го элемента ИЛИ, первый и второй входы которого соединены соответственно с

i-ыми разрядными шинами третьего и четвертого входов блока.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - пример реализации блока памяти на базе ассоциатив-

;ного запоминающего устройства; на ° фиг. 3 — функциональная схема регйстра информации; на фиг. 4 - функциональная схема коммутатора„ на фиг. 5 функциональная схема блока управления коммутацией; на фиг. 6 — блок-схема алгоритма функционирования; на фиг. 7 — таблицы состояний устройства.

Устройство содержит (фиг. 1) линейный блок 1, линейные входы-выходы

2 группы устройства, N-разрядный буферный регистр (РБ) 3, регистр 4

20 информации (РИ), регистр 5 маркеров (РМ), регистр б коммутации (РК), коммутатор 7, блок 8 памяти (Зу) с ре- гистрами 9 и 10 числа (РЧ. и РЧ ), блок 11 синхронизации, блок 12 управления (БУК) коммутацией, блок 13 очередности выдачи знаков, вход 14 управления направлением обмена устройства, кодовые шины 15 выхода регистра 4.

Блок 8 памяти построен на базе ассоциативного запоминающего устройства ортогонального типа и включает (рис. 2) массив из 2 N ячеек 16 памяти разрядностью (и+1) бит каждая, первый регистр числа, состоящий иэ регистра 17 записи-опроса и выходного регистра 18,2 N триггеров 19 индикаторов совпадения, образующих второй регистр числа, шины 20 и 21 второго входа блока, шины 22 совпа40 дения, шины 23 разрешения записи и шины 24 и 25 выхода блока.

РИ 4 содержит (фиг. 3) шины 26 и 27 управляющего входа, триггеры 28 и элементы И-ИЛИ 29, коммутатор (фиг. 4) информационных входов 30 и элементы И 31. БУК 12 (фиг. 5) включает элементы И 32, входы 33-36 блока и элементы ИЛИ 37. Устройство включает также блоки 38-48 алгоритма (фиг. 6).

Линейный блок 1 обеспечивает побитный .обмен данными с дискретными каналами связи (ДКС), временное хранение очередных бит и ввод из в РБ 3 через кодовую шину 15, при этом сигналы сопровождения из линейного блока 1 поступают в блоки ll и 12. При выводе данных в каналы связи линейный блок 1 выдает в блок 11 (и в блок 12) запросы на очередные биты и принимает информацию из регистра 4.

В дальнейшем сигналы сопровождения и запросов названы в описании сигналами синхронизации и обозначаются 4 С .

907538

Факт приема устройством бита из канала связи либо момент выдачи бита иэ регистра 4 в линейный блок 2 отмечается сигналом ответа A выдаваемым иэ блока 11 в линейный блок.

Сигналы синхронизации на выходе линейного блока 1 должны сохраняться до появления соответствующих сигналов ответа.

Блок 8 ортогонального типа. Он ,хранит n + 1 слово, каждое по 2 N

C разрядов, и позволяет за одно обращение произвести выборку любого слова из вертикальных ячеек либо всех слов одноименных разрядов из горизонтальных ячеек. Обмен с

ЦВМ организуется через регистр 9, а с регистрами 4 и 3 — через регистр 10.

Регистры 18 и 17 позволяют производить обмен между ЦВМ и горизонтальными ячейками памяти по знакам разнорядности и + 1. Через триггеры 20

19 возможен обмен вертикальными словами разрядности 2 Б.

В блоке 8 для каждого канала связи отведены две горизонтальные ячейки. В каждом обмене одна из них используется для обмена с каналом, втОрая - для обмена с ЦВМ. По окончании обмена очередным знаком с каналом связи их роль меняется.

Регистр 6 позволяет определить, какая из двух ячеек пары используется для обмена с каналом связи. Для этого прямые и инверсные шины выхода регистра б подключены к шинам 26 и 27 управляющего входами регистра 4 и коммутатора 7.

Информация в соответствующий триггер 28 регистра 4 может быть занесена с шин 24"или 25" в зависимости от состояния шин 26 и 27" управляющих входов 26 и 27. Аналогично (фиг. 4) 40 информация с шины 30" коммутатора 7 может быть выдана на одну из двух шин 20" или 21" в соответствии с состоянием шин управляющего входа

26 и 27" . 45

Таким образом, изменение состояния триггера регистра б приводит к назначению в соответствующей паре новой ячейки для обмена с каналом.

Блок 13 формирует и выдает в ЦВМ номера тех горизонтальных ячеек . блока 8, которые готовы к обмену с

ЦВМ, т.е. освободились от выводимых в каналы связи знаков либо накопили вводимые из каналов знаки. Блок 13 подключен к выходам регистра б и содержит триггеры запоминания сигналов готовности и приоритетную схему обмена знаками с ЦВМ. Состояние каждого триггера регистра б однозначно оп- 60 ределяет назначенную для обмена с каналом связи горизонтальную ячейку блока 8. Изменение состояния триггеров регистра б является сигналом готовности для блока 13.

Ълок 12 управления коммутацией выявляет окончание ввода знака в каждую ячейку блока 8 из каналов связи, а также окончание вывода знака иэ ячейки блока 8 в канал связи. С этой целью блок 12 анализирует состояние буферного регистра 3 и регистра 5, а также — выходов синхронизации линейного блока 1 и входов 14, управляющих направлением обмена со стороны

UBM, Выходы блока 12 подключены к счетным входам триггеров регистра 6 и обеспечивают переключение их состояний.

Регистр 4 информации временно хранит принятую из регистра 10 информацию перед выдачей ее в РБ 3, линейный блок 1, либо в регистр 5. Буферный регистр служит для временного хранения информации перед выдачей ее в блок 12, а также через коммутатор

7 в регистр 10.

Направление обмена информацией по каждому каналу связи определяют состояния шин 14. Если состояние шины 14 0 (1 ), то производится прием (передача) информации по соответствующему каналу связи.

PM 5 позволяет зафиксировать окончание вывода знака из ячейки блока 8 в канал связи. Регистр 5 подключен к выходам регистра РИ 4 через кодовые шины 15.

Блок 11 синхронизации формирует импульсы тактов и шагов, обеспечивающие передачу информации между регистрами.

Каждому дискретному каналу связи, подключенному к устройству по входувыходу 2, в устройстве соответствует разрядный срез, содержащий по одному разряду регистров с соответствующими цепями коммутации и элементами блока 12, а также две горизонтальные ячейки блока 8. Это позволяет осуществить параллельный обмен битами данных со всеми работающими ДКС.

Устройство работает следующим образом.

Алгоритм работы устройства представлен на фиг. б. Все операции над содержимым регистров логические поразрядные (номера разрядов не приведены). Состояния входа 14, по котороМу ЦВМ управляет направлением об.мена обозначены PP .

Ввод и вывод данных во времени совмещаются, однако целесообразно рассмотреть эти процессы отдельно.

1. Ввод данных из ДКС в ЦВМ.

В исходном состоянии для обмена с

ДКС (N 1. 2. — 1,N) назначается одна горизонтальная ячейка блока 8.

Это выполняется установкой i-го триггера регистра б, например, в нулевое состояние. В результате i-e разряды регистров 3 и 4 подключаются к соответствующему, например (2 i-1)-му разряду регистра 10 ° Назначенная

9О 7538

55 б0 ячейка блока 8 заполняется из ЦВМ константой, содержащей слева так называемую маркерную единицу и нули в остальных разрядах. Маркерная единица позволяет определить момент окончания приема знака из ДКС. 5

Исходное состояние изменяется с приходом из ДКС первого бита и сигнала сопровождения С . Начинается цикл ввода бита данных в ячейку 8, содержащий n + 1 шаг.

В первом шаге обнуляется регистр

5, и принятый бит записывается из линейного блока 1 в 1-й разряд РБ 3; затем производится чтение первого вертикального слова из блока 8 и размещение в регистре 4 разрядов считанного слова, выделенных сигналами регистра б (блоки 39 и 40 алгоритма, фиг. 6) . Далее из регистра

4 в регистр 3 передаются биты только для тех ДКС, по которым в данном 20 цикле сигнал синхронизации не поступил, и информация иэ регистра 4 помещается в первую вертикальную, ячейку блока 8 (блок 41 алгоритма, фиг. 6) ° Итак, принятый из ДКС бит уже записан в блок 8 на место маркерной единицы, сохранившейся в регистре 4. Эту единицу необходимо продвинуть во второе вертикальное слово блока 8. С этой целью содержимое регистра 4 передается в регистр 3 (блок 46 алгоритма,фиг.б), и организуется второй шаг, подобный первому. риэон 35 тальных ячейках, назначенных для работающих на ввод ДКС, происходят следующие изменения. В крайнем слева разряде помещается принятый из ДКС бит, а остальная информация подвер" гается сдвигу вправо на один разряд. 40

Для тех каналов, которые в данном цикле обмен не производят, положение информации не изменяется.

В последнем шаге каждого цикла формируется сигнал ответа A который поступает в линейный блок 1 и свидетельствует о приеме устройством очередного бита (блок 48 алгоритма, фиг. 6) .

В последнем цикле, когда в блоке

8 накоплен весь знак, маркерная единица оказывается в крайнем справа разряде горизонтальной ячейки и в буферном регистре. Это обеспечивает переключение триггера регистра 6 .и назначение второй горизонтальной ячейки из пары, закрепленной за данинымм ДКС (блок 47 алгоритма, фиг. 6).

После переключения триггера регистра 6 блок 13 выдает в ЦВМ номер соответствующей ячейки, и ЦВМ счита. ет из нее накопленный знак, восстанавливая исходное состояние ячейки (блок 42 алгоритма, фиг. 6).

2. Вывод данных из ЦВМ в ДКС.

В исходном состоянии ЦВМ помещает в горизонтальную ячейку блока

8 знак, дополнив его слева маркерной единицей. Затем эта ячейка назначается для обмена с ДКС, Так же, как и при вводе, исходное состояние изменяется с получением из ДКС и выдачей иэ линейного блока и блока 11 сигнала синхронизации (запроса) С ..

Начинается цикл вывода одного бита в

ДКС, содержащий п + 1 шаг.

Аналогично рассмотренному производится последовательное продвижение информации в горизонтальной ячейке вправо, при этом освобождан)щийся слева разряд заполняется нулем.

По завершении цикла вытолкнутый иэ горизонтальной ячейки бит оказывается в регистре 4, откуда он передается в линейный блок 1 и далее в ДКС. Одновременно блок 11 формирует сигнал сопровождения А .

В последнем цикле горизонтальная ячейка оказывается заполненной нулями, за исключением крайнего справа разряда, в который смещается маркерная единица. Кроме этого, маркерная единица оказывается в регистрах

4 и 3. В соответствии с алгоритмом соответствующий бит регистра 5 в течение цикла сохраняет значение нуль, в результате чего происходит перек-. лючение триггера регистра 6 (блок 47, фиг. 6) и назначение второй горизонтальной ячейки для вывода данных в ДКС.

Целесообразно подчеркнуть значение блока 44 алгоритма в повышении пропускной способности устройства.

При отсутствии блока 7 в предпоследнем шаге последнего цикла в регистр

5 заносится из регистра 4 маркерная единица (блок 45 алгоритма, фиг. 6).

В результате, несмотря на то, что вывод знака в ДКС завершается, в данном цикле триггер регистра 6 не переключается, и новая ячейка из пары, закрепленной за данным ДКС, своевременно не назначается. Для переключения триггера регистра 6 потребуется дополнительный цикл, что приводит к снижению пропускной способности устройства вдвое.

Как и при вводе, переключение триггера регистра 6 обеспечивает формирование и выдачу из блока 13 в ЦВМ номера освободившейся ячейки. ЦВМ заполняет эту ячейку новым знаком.

Рассмотренные процессы иллюстрируются примером (фиг. 7), где приведена прокрутка работы устройства.

Отдельные таблицы фиг. 7 отображают состояние узлов устройства (и .некоторых сигналов) в определенном шаге при выполнении последовательности блоков алгоритма. Предполагается, что И=З, разрядность знаков n=2.

Ввод данных (символов в и в ) произ-, 907538

10 водится по ДКС Р 1, вывод данных (символов Q< и ф ) - по ДКС Р 2. По

ДКС Р 3 данные не поступают, поэтому оборудование устройства, относящееся к данному каналу, находится в состоянии ожидания. На фиг. 7 показаны только назначенные для обмена горизонтальные ячейки блока 8.

По таблицам фиг. 7 можно проследить особенности работы устройства: исходное состояние узлов, перемещение 10 информации по узлам в каждом шаге, процессы проталкивания информации в горизонтальных ячейках блока 8, переключение триггеров регистра 6. На фиг. 7 показано, что ввод и вывод знаков в ДКС Р 1 и Р 2 начинается и завершается одновремен1 о, однако в общем случае разные каалы могут начинать и завершать обмен знаками в разные моменты времени.

ТакИм образом, предлагаемое уст- 20 ройство при сокращенном по сравнению с известным обьеме оборудования позволяет повысить пропускную способность за счет ускорения обработки ввода и вывода битов информации, а 25 также обеспечения совмещаемого во времени ввода и вывода.

Формула изобретения

Источники информации, принятые во внимание при экспертизе

1. Усольцев A.Г. и Кислин Б.П.,Сопряжение дискретных каналов связи с ЭВМ. N., Связь, 1973, .гл. 5, 2. Авторское свидетельство СССР по заявке Р 2579689/18-24, М., кл. G 06-F 3/04, 1978 (прототип).

1. Устройство для сопряжения цифровой вычислительной машины с дискретными каналами связи, содержащее линейный блок, группа входов-выходов которого является группой линейных входов-выходов устройства, коммутатор, регистр коммутации, блок управления коммутацией, блок синхронизации, блок памяти, первые вход и выход которого являются соответствен- 40 но информационными входом и выходом устройства, и блок очередности выдачи знаков, выход которого является управляющим выходом устройства, о тл и ч а ю щ е е с.я тем, что, с це- 4 лью сокращения аппаратурных затрат, в устройство введены буферный регистр, регистр информации и регистр маркеров, причем информационный выход линейного блока подключен к первому информационному входу буферного ре гистра, выходом соединенного с первым входом блока управления коммутацией н информационным входом коммутатора, а вторым информационным входом — с информационными входами регистра маркеров и линейного блока и выходом регистра информации, информационный вход которого подключен ко второму выходу блока памяти, а управляющий вход — к выходу регистра коммутации, входу блока очередности выдачи знаков и управляющему входу коммутатора, выходом соединенного с вторым входом блока памяти, выход синхронизации ли.нейного блока соединен с входом блока синхронизации и вторым входом блока управления коммутацией, группа выходов блока синхронизаций соединена с синхрониэирующими входами буферного регистра, линейного блока, регистра маркеров и регистра коммутации, информационный вход которого подключен к выходу блока управления коммутацией, третьим входом соединенному с выходом регистра маркеров, а четвертым входом — с выходом управления направлением обмена устройства и управляющим входом линейного блока.

2. Устройство по и. 1, о.т л ич а ю щ е е с я тем, что блок управления коммутацией содержит элементы И, выходы которых являются выходом блока, и элементы ИЛИ, причем первый и второй входы i- ão элемента

И (i-l,N) подключены соответственно

t к i-ым разрядным шинам первого и второго входов блока, а третий вход к выходу i-го элемента ИЛИ, первый и второй входы которого соединены соответственно .с i-ыми разрядными шинами третьего и четвертого входов блока.

907538

Исходное cocmowue — Ф 83NEi9 QRF@6 ® — н мменО5ияк ЯЗ — жетонные узла УКСУС вЂ” сос пояиие узаа gN И Р вЂ” состаиние ума ЯЮ О3

Начало !цикл

НачалО 2у, укра

Составитель В. Вертлиб

Техред М.Гергель Корректор В. Синицкая

Редактор В. Данко

Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 591/57

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4