Устройство для вычисления тригонометрических функций тангенса и котангенса

Устройство для вычисления тригонометрических функций тангенса и котангенса

Иллюстрации

Показать все

Реферат

 

(72) Автор изобретения

E. И. Филатов (7!) Заявитель

Новосибирский электротехнический институт (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ТРИГОНОМЕТРИЧЕСКИХ

ФУНКЦИЙ ТАНГЕНСА И КОТАНГЕНСА

Изобретение относится к цифровой вычислительной технике и может быть использовано в вычислительных и информационно-измерительных устройствах и системах для вычисления тригонометрических функций тангенса н котангенса.

Известно устройство, где вычисление осуществляется с помощью итерационной процедуры многократного решения разностных рекуррентных соотношений, реа лизуюших численный алгоритм цифра за цифрой". Достоинством устройства является малая номенклатура основных функциональных блоков и связанная с этим ао статочно высокая однородность структуры.

С помощью устройства в принципе воз можно получение результата с любой требуемой точностью (1).

Однако этому устройству присущи и серьезные недостатки: оно громоздко, имеет сложную многотактную логику ра26 боты, требует больших аппаратурпых затрат и характеризуется малым быстродействием.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее 1л-разрядный регистр аргумента (5 -разрядность аргумента), блок памяти, блок управления, блок умножения, первый и второй регистры промежуточных результатов, блок деления, группу элементов ИЛИ и входной регистр,при этом выходы старших разрядов регист2 ра аргумента соединены с адресными вхоами блока памяти, в котором хранятся

-разрядные значения функции тангенса, информационные выходы блока памяти подсоединены к первым входам блоков управления и умножения, а также ко входам старших у разрядов второго регистра

И промежуточного результата, выходы младших разрядов регистра аргумента подсоединены к вторым входам блоков управления и умножения, а также к входам младших — разрядов второго регистра

6, промежуточного результата, выходы блой ка умножения подсоединены к входам мпадыжх х- разрядов первого регистра. в

3 907 5

И промежуточного результата, в старших 5 разрядах которого постоянно записаны погические единицы, выходы первого и второго регистров промежуточных резупьта5 тов подсоединены к входам блока депения, выходы которого соединены с первыми входами группы элементов ИЛИ, вторые входы которых подсоединены к выходам блока управления, а выходы — к входам выходного регистра устройства.

В устройстве И -разрядный код аргумента )(представпяется в виде суммыХ =

Х +2 ьХгде Хо и д Х вЂ” содержимое

-И и старших и мпадших разрядов регистра и

2 аргумента соответственно. С выхода бпока и памяти снимается г-разрядный код 4g )(O

Ес пи X о равно ну пю, то вычисление не

-И!Я осушествпяется, а значение Х через бпок управления и группу эпементов ИЛИ прямо ретранспируется в в ; ходной регистр. При смене входов бпока деления вычиспяется функция котангенса (2J.

Данное устройство обпадает достаточно высоким быстродействием и характеризуется сравнитепьно небоньшим объ емом бпока памяти. Но ему присуш и ряд серьезных недостатков, связанных прежде всего с пониженной точностью вычиспений, а также с„бопьшими аппаратурны30 ми затратами.

Как показывают результаты модепирования работы данного устройства, абсапютная погрешность вычиспений Д при некоторых значениях аргумента может достигать значений, лежащих в диапазоне

< .с „ Г что приводит в таких си-! туациях к практической недостоверности у мпадших разрядов результата.

Бель изобретения — повышение точности устройства при упрощении конструкции.

Эта цепь достигается тем, что в устройство, содержащее бпок памяти и бпок де пения, дол о пните льно введены четыре счетчика, имеюшие М, И-nl, 5 и vn раз45 рядов соответственно, где И вЂ” разрядность аргумента, !и - мпадшие разряды аргумента, эпемент задержки и д - разрядный накалниваюший сумматор, тактиуюший вход суммирования которого соер динен с входом устройства и счетными

50 входами пер-юго и третьего счетчиков, а выход перецопнения - с счетным входом четвертого счетчика, выход перепопнеиия первого счетчика соединен с входами сброса в нупевое состояние третьего и четвертого счетчиков и накаппиваюшего .сумматора, входом эпемента задержки и счетным входом второго счетчика, выходы прямого кода всех разрядов которого подсоединены к адресным входам блока памяти, выходы которого подсоединены к соответс вуюшим информационным входам накаппиваюшего сумматора и соответствующим установочным входам третьего счетчика, тактируюший вход предустановки которого подсоединен к ьыходу эпемента задержки, выходы прямого кода всех разрядов третьего счетчика подсоединены к первым входам бпока деления, старшие (И- N) вторых входов которого подсоединены к входу с потенциалом логической единицы устройства, мпадшие М вторых входов бпока деления соединены с инверсными выходами соответствуюших разрядов четвертого счетчика, а выходы блока депения подкпючены к выходам устройства.

I-!а чертеже представлена структурная схема устройства.

Устройство содержит счетчики 1-4, им юшие, соответственно М, vt-Vrl H u Vvl разрядов, блок 5 постоянной памяти, разрядный двоичный накапливаюший сумматор 6, эпемент 7 задержки, блок 8 депения, вход 9 с потенциапом погической единицы, вход 10 и выходы 11.

В основу алгоритма работы предлагаемого устройства попожены спедуюшие соображения.

Аргумент Х> выраженный в радианах 1 может быть представпен в виде Х=Хо+ЬX

)!ри этом

При мапых ЬХ- Я"ЬХ ЬХможно записать соотношение (2)

Еспи динамический диапазон возможных значений аргумента закодирован с помощью Vl двоичных разрядов, то в качестве Х может быть принято значение YVI мпадших, .а в качестве ХО- (и- ) старших разрядов аргумента. Методическая погрешность замены 4рдХна Е Х уходит за предепы разрядной сетки уже при значениях wt чуть больших И Я, например дпя И= 8 w7- =5, дпя Yl = 12 ри

9=8, дня И" 16 при i ll>10. Это обстоятепьство позвопяет существенно сократить число разрядов (!)-щ),отводимых дпя представления значений Хр и тем самым уменьшить число значений ф Хо и бпоке памяти. Чтобы при этих усповиях обеспечить методическую погрешйость вычисле9075 15 б ний, не превышаюшую погрешности дискретности, в бпоке памяти, как показывают расчеты, спедует хранить значения

tg )(0 содержашие не менее разрядов.

Информационная емкость Л бпока памяти при хранении g — разрядных з»ачений

t,Co составпяет в этом случае 2" бит. Например при И = 8 и m= 5 J =2х

Х8=64 бит, при И= 12 и л= 8 3 =2 ) к

Х12 = 192 бит, при И = 16 и уи-10 р

g =2» 16 = 1024 бит (в известном уст6 ройстве при тех же значениях г1 информационная емкость бпока памяти, равная и2 . г бит, составпяет соответственно

64, 384 и 2048 бит). t 5

При замене выражения (1) выражением (2) чиспитепь вычиспяется с некоторой отрицатепьной, а знаменатепь — с некоторой попожитепьной погрешностью.

И даже если эти погрешности не превы- 2Р шают погрешности дискретности, в конечном итоге данное обстоятепьство приводит к тому, что резупьтируюшая погрешность вычислений поспе выпопнения oneрации деления может составить нескопько единиц м падшего разряда резупьтата.

Дпя ее компенсации вместо выражения

1 — Д Х tg Хо, которому соответствует допо пните пьный код Ь Х-Ь(У цепесообо разно испопьзовать обратный код значе- Зр ния ЬХkg Хо. При этом знаменатепь выражения (2) так же,как и чиспитепь вычисляется с некоторой отрицатепьной погрешностью, и тем самым осуществляется коррекция результата вычиспений. Как пока- З5 зывает анапиз, в этом случае погрешность вычиспений не превосходит единицы младurer î разряда резупьтата при всех возможных значениях аргумента.

Устройство работает спедуюшим обра- 4р зом.

В исходном попожении все разряды счетчиков 1-4 и накаппиваюшего сумматора 6 устанавливаются в нупевое состояние. На выходах бпока 5 памяти в ис- 4 ходном состоянии также присутствует нупевой код.

Аргумент )(в чиспоимпупьсном коде подается на вход 10 устройства. Импупь50 сы входного кода поступают на счетные входы счетчиков 1 и 3 и тактируюший вход суммирования сумматора 6, который суммирует коды, снимаемые с выходов блока 5 памяти. Сигнапы переполиения

55 сумматора 6 поступают на счетный вход счетчика 4. При каждом перепопнении й-разрядного счетчика 1, осушествпяюшего подсчет ДХ, к содержимому (И-vn) разрядного счетчика 2, формируюшего значения Хо добавпяется единица, И- разI рядные счетчик 3 и сумматор 6, а также hr -разрядный счетчик 4 сбрасываются в нупевое состояние, а через неко.торое время, зависяшее от динамических свойств эпементов счетчика 3 и определяемое эпементом 7 задержки, счетчик

3 захватывает И -разрядный код очередного з»ачения Ц )(р, снимаемый с выходов бпока 5 памяти. Тем самым, в соответствии со структурой выражения (2), в счетчике 3 формируется текущая сумма (/gal„+Д)(), а в сумматоре 6 совместно си счетчиком 4 — текущее значение ДХ»

« Я ) О.Счетчик 4 имеет топько 1м разрядов, так как чиспо суммирований очередных значений ) -разрядного кода . р хо сумматором 6 в промежутках между сигналами сброса равно 2 — емкости счетчика 1. По окончашш поступпсния импульсов входного чисноимнупьсного кода прямой И -разрядный кол ($g )(+Qg) с выходов счетчика 3 подается па»ервые входы блока депения. На вторые входы бирка депения подается И-разрядный код

1- ЬХ Я )(о, образован»ь и сочетанием щ— разрядного инверсного кода счетчика 4, подаваемого на соответст»у»вшие мпадшие вторых входов, и (Vl-и ) -разрядного кода, содержашего во всех разрядах погические единицы и подаваемого с шины

9»а (n- ä) старших вторых входов. На выходах 1 1 6 пока де пения, явпяюшихся одновременно и выходами устройства, формируется К -разрядный код результата вычиспений. При этом, еспи в блоке деления код, поступающий ча первые входы, делится на код, поступаюший на вторые входы, вычиспяется функция тангенса, в противном спучае — котангенса.

В сравнении с известным предпагаемое устройство прежде всего обпадает сушест- . венно бопее высокой точностью вычислений (максимапьная абсошотная методическая погрешность вычислений уменьшаИИ 4 ется по крайней мере в 2 - раз, где Ичисло разрядов резупьтата). Кроме того, сокрашаются аппаратурные затраты как за счет частичного уменьшения необходимого объема бпока памяти (например дпя

Q =12 ипи дпя и = 16 — в два раза), так и за счет искпючения ряда бпоков (нервого регистра промежуточного резупьтата, блока управпения, группы эпементов ИЛИ, выходного регистра) ипи их значительного упрошения (вместо блока умножения двух кодов используется сочетание накапливаюшего сумматора 6 и счетчика 4).

7 9075

Остапьные узпы предпагаемого и известного устройств соизмеримы по спожности. Так, например, И -разрядный счетчик 1 и (g )-разрядный счетчик 2 в со- вокупности соизмеримы по аппаратурным затратам с И -разрядным регистром аргумента известного устройства, а | | -разрядный счетчик 3 — с И-разрядным вторым регистром промежуточного резупьтата. Бпок деления в обоих устройствах, в |и принципе, может быть испопьзован идентичный.

Форму.па изо бретения

Устройство для вычиспения тригонометрических функций тангенса и котангенса, содержащее блок памяти и блок депения, о т п и ч а ю ш е е с я тем, что, с цепью повышения точности,в него введены четыре счетчика, имеющие соответственно |||,g |т|,p и Жразрядов, где | |— разрядность аргумента, yo — младшие разряды аргумента, элемент задержки и V) — g5 разрядный накапливающий сумматор, тактирующий вход суммирования которого соединен с входом устройства и счетными входами первого и третьего счетчиков, а выход перепопнения — с счетным входом четвертого счетчика, выход перепопнения

45 8 первого счетчика соединен с входами сбро-. са в нупевое состояние третьего и четвертого счетчиков и накаппиваюшего сумматора, входе л элемента задержки и счетным входом второго счетчика, выходы прямого кода всех разрядов которого подсоединены к адресным входам блока памяти, выходы которого подсоединены к соответствующим информационным входам накапливающего сумматора и соответствующим установочным входам третьего счетчика, тактирующий вход предустановки которого подсоединен к выходу элемента задержки, выходы прямого кода всех разрядов третьего счетчика подсоединены к первой группе входов блока деления, старшие (VI— - М) входов второй группы которого подсоединены к входу логической единицы устройства, мпадшие Рл входов блока депения соединены с инверсными выходами соответствуюших разрядов четвертого счетчика, а выходы блока деленич подключены к выходам устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N. 650073, кп. Cj 06 F 7/38, 1979.

2. Авторское свидетельство СССР

М 595738, кп. G 06 F 15/32, 1978 (прототип ) .

907545

Составитепь А. Зорин

Редактор В. Данко Техред М. Гергель.;

Корректор С. Шекмар.

Филиал ППП "Патент, r. Ужгород, уп. Проектная, 4

Заказ 592/58 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5