Устройство для защиты последовательно-параллельно включенных полупроводниковых вентилей от перегрузок

Устройство для защиты последовательно-параллельно включенных полупроводниковых вентилей от перегрузок

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

< 907723

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТБЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 27.06.80 (21) 2945922/24-07 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 23.02.82. Бюллетень № 7

Дата опубликования описания 23.02.82 (51) М. Кл.з

Н 02 М 1/18

Н 02 Н 7/10

Государственный камлтет (53) УДК 621.316..9 l (088.8) 00 делам изобретений н открытий (72) Авторы изобретения

В. Н. Калитин, В. Я. Офицеров, С. Я. Саутов и В. И (71) заявители (54) УСТРОЙСТВО ДЛЯ ЗАЩИТЫ ПОСЛЕДОВАТЕЛЬНОПАРАЛЛЕЛЬНО ВКЛЮЧЕННЫХ ПОЛУПРОВОДНИКОВЫХ

ВЕНТИЛЕЙ ОТ ПЕРЕГРУЗОК

Изобретение относится к электротехнике и может быть использовано для защиты полупроводниковых преобразователей от перегрузок.

Известны устройства для защиты преобразователей, содержащие датчики перегрузки, корректор сигнала перегрузки, блок управления и быстродействующий автоматический выключатель (1).

Недостатком известных устройств яв- 1о ляется низкая надежность, так как в связи с разбросом параметров и отсутствием выравнивающих элементов токи, протекающие через параллельно соединенные диоды, отличаются по величине, поэтому наиболее нагруженные1 диоды практически остаются незащищенными и раньше установленного времени протерпевают тепловой пробой, приводя к перегрузкам остальных диодов и отказам преобразователя.

Наиболее близким к изобретению техническим решением является устройство защиты преобразователя, содержащее датчики перегрузки, выходы которых подключены к входу логического блока, состоящего из элемента задержки, схемы И, элемента памяти и схемы НЕ, и включающе-выключающий исполнительный блок (2).

Однако известное устройство имеет низкую надежность, обусловленную тем, что оно не обеспечивает контроля кратности перегрузок по времени действия и их периодичности.

Цель изобретения — повышение надежности за счет увеличения точности определения длительности перегрузок и их периодичности.

Поставленная цель достигается тем, что в известчом устройстве логический блок снабжен фильтром, резистивным делителем, четырьмя блоками сравнения, тремя схемами

ИЛИ и дополнительными пятью элементами задержки, тремя элементами памяти, тремя схемами И, тремя схемами НЕ, при этом выходы датч и ков через первы и блок сра внения и фильтр подсоединены к резистивному делителю, выход которого соединен с входами других трех блоков сравнения с последовательно соединенными дополнительными элементами задержки, выходы которых через первую схему ИЛИ соединены с отключающим входом исполнительного блока и с входами двух дополнительных

907723 и одного основного элементов памяти и двух дополнительных и одной основной схем И, вторые входы которых соединены с выходами указанных элементов памяти через два дополнительных и один основной элементы задержки, выходы всех трех дополнительных схем И через вторую схему ИЛИ, основные элемент памяти и схему НЕ связаны с, включающим входом исполнительного блока, вторые входы всех трех дополнительно введенных схем И соединены с входами-третьей схемы ИЛИ, выход которой через две па- 10 раллельно соединенные по входам дополнительные схемы НЕ соединен с стирающими входами основного элемента памяти, подключенного на включающий вход исполнительного блока, и с стирающими входами остальных двух дополнительных и основного

15 элемента памяти через основному схему И, второй вход которой через дополнительную схему НЕ подсоединен к отключающему входу исполнительного блока.

zo

На чертеже представлена принципиальная электрическая схема устройства.

Преобразователь 1 содержит полупроводниковые вентили 2 — 13. В катодные цепи одного из плеч преобразователя включены датчики 14 — 19 перегрузки, которые через 5 первый блок 20 сравнения и фильтр 21 соединены с резистивным делителем 22. Делитель 22 соединен с входами трех блоков

23 — 25 сравнения, которые через дополнительные элементы 26 — 28 задержки и первую зо схему ИЛИ 29 связаны с отключающим входом 30 исполнительного блока. Выходы первых дополнительно введенных элементов 26 — 28 задержки соединены одновременно с входами двух дополнительных и одного основного элементов 31 — 33 памяти, выходы з5 которых через два других дополнительных и один основной элементы 34 — 36 задержки связаны с первыми входами дополнительных схем И 37 — 39. Вторые входы дополнительных схем И 37 — 39 соединены с выходом первых элементов 26-28 задержки, а их вы о ходы подключены через последовательно соединенные схему ИЛИ 40, основные элемент 41 памяти и схему НЕ 42 к включающему входу 43 исполнительного блока.

Дополнительная схема НЕ 44 подсоединена своим входом к отключающему входу 30 исполнительного блока, а выходом через основную схему И 45 к стирающим входам элементов 31 — 33 памяти. Третья схема

ИЛИ 46, подключенная своими входами к выходам вторых элементов 34 — 36 задерж50 ки, через схему НЕ 47 соединена с вторым входом основной схемы И 45, а через другую схему НЕ 48 — с стирающим входом основного элемента памяти 41.

Устройство работает следующим образом. 51

Делителем 22 устанавливают величину сигнала, достаточную для нормального функционирования элементов 23 — 25 сравнения.

При возникновении первого интервала кратности: перегрузки срабатывает блок 23 сравнения и подается сигнал на вход элемента 26 задержки. Если перегрузка не исчезла, то, спустя допустимый промежуток времени, через схему ИЛИ 29 сигнал подается на отключающий вход 30 исполнительного блока и происходит отключение преобразователя от сети. Повторное включение исполнительного блока происходит по сиг: налу на включающем входе 43, но в элементе 33 памяти фиксируется отключение преобразователя по первому интервалу перегрузки и подается сигнал на элемент 36 задержки.

Если в течение допустимого интервала, необходимого для остывания полупроводникового вентиля, произойдет повторное срабатывание исполнительного блока, сработают схемы И 39 и ИЛИ 40. Сигнал с выхода схемы ИЛИ . 40 через элемент 41 памяти, схему HE 42 поступает на включающий вход

43 исполнительного блока, который не даст разрешения на включение преобразователя в сеть до тех пор, пока не отработается интервал задержки элемента 36 задержки, после отработки которого произойдет стирание в элементах 33 и 41 памяти.

Предлагаемое устройство обеспечивает более точный контроль длительности перегрузок и их периодичность, что в конечном итоге повышает его надежность.

Формула изобретения

Устройство для защиты последовательнопараллельно включенных полупроводниковых вентилей от перегрузок, содержащее датчики. перегрузки, выходы которых подключены к входу логического блока, состоящего из элемента задержки, схемы И, элемента памяти, схемы НЕ, и включающеотключающий исполнительный блок, отличающееся тем, что, с целью повышения надежности за счет увеличения точности определения длительности перегрузок и их периодичности, логический блок снабжен фильтром, резистивным делителем, четырьмя блоками сравнения, тремя схемами ИЛИ и дополнительными пятью элементами задержки, тремя элементами памяти, тремя схемами И, тремя схемами НЕ, при этом выходы датчиков перегрузки через первый блок сравнения и фильтр подсоединены к резистивному делителю, выход которого соединен с входами трех других блоков сравнения с последовательно соединенными дополнительными элементами задержки, выходы которых через первую схему ИЛИ соединены с отключающим входом исполнительного блока и с входами двух допол- нительных и одного основного элемейтов памяти и двух дополнительных и одной основной схем И, вторые входы которых со907723

Составитель В. Костюхни

Техред А. Бойкас Корректор М. Пожо

Тираж 719 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор Н. Джуган

Заказ 611 66 единены с выходами указанных элементов .памяти через два дополнительных и один основной элементы задержки, выходы всех трех дополнительных схем И через вторую схему ИЛИ, основные элемент памяти н схему HE связаны с включающим входом исполнительного блока, вторые входы всех трех дополнительно введенных схем И соединены с входами третьей схемы ИЛИ, выход которой через две параллельно соединенные по входам дополнительные схемы НЕ соединен с стирающими входами основного элемента памяти, подключенного на включающий вход исполнительного блока, и с стирающими входами остальных двух дополнительных и основного элементов памяти через основному схему И, второй вход которой через дополнительную схему НЕ подсоединен к отключающему входу исполнительного блока.

Источники информации, принятые во внимание прн экспертизе

1. Авторское свидетельство СССР

ЖО 179823, кл. Н 02 Н 7/12, 1965.

2. Авторское свидетельство СССР

Хо 383155, кл. Н 02 Н 7 12, 1968.