Следящий аналого-цифровой преобразователь

Следящий аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

Р ) АвтоР изобретения

В.З.Балтращевич М

l

Ленинградский ордена Ленина злектротехйкческий институт им. В.И.Ульянова (Ленина) (73) Заявитель (54 ) СЛКДЯЩИЙ АНАЛОГО-ЦИФРОВОЙ

ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к аналогоцифровым преобразователям и может быть использовано в области связи, вычи= слительной и измерительной техники, а также в автоматизированных системах управления технологическими процессами и системах автоматизации научных исследований.

Известен следящий аналого-цифровой преобразователь, содержащий первый, второй и третий блоки сравнения, первые аналоговые входы которых соединены с источником входного сигнала, а выходы соединены соответственно с

f первым, вторым и третьим входами первого логического блока, управлякщие

3% входы всех трех блоков сравнения сое" динены с выходом генератора тактовых импульсов, второй аналоговый вход второго блока сравнения соединен с первым входом делителя на два и с

20 выходом ключа, первый аналоговый вход которого соединен с выходом источника эталонного напряжения, с аналоговым входом второго цифроаналогового преобразователя и с аналоговым входом nepsoro цифроаналогового преобразователя, второй аналоговый вход ключа соединен с выходом первого цифроаналогового преобразователя, второй анапоговый вход первого блока сравнения соединен с вторым входом делителя на два и с выходом первого цифроаналогового преобразователя, второй аналоговый вход третьего блока сравнения соединен с выходом делителя на два, первый, второй, третий и четвертый выходы первого логического блока соединены соответственно с первыми, вторыми, третьими и четвер" тими входами второго н третьего «огических блоков, пятые входы второго и третьего логических блоков соединены с выходом последнего разряда распределителя импульсов, йестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй линии задержки, 907794 выход которой соединен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых импульсов, седьмой вход второго логического блока соединен с. единичным выходом триггера, единичный и нулевой входы которого соединены соответственно с первым и вторым выходом:,четвертого логического блока, первая группа вхо- 1О дов соединена с выходами разрядных .триг геров первого реверсивного счетчика, с цифровыми входами первого цифроаналогового преобразователя и с первыми входами элементов И первой 1é группы, вторая группа входов четвертого логичесхого блока соединена с выходами разрядных триггеров второго реверсивного счетчика, с цифровыми входами второго цифроаналогового

2О преобразователя и с первыми входамн элементов И второй группы, а третий вход соединен с выходом генератора тактовых импульсов, единичний выход триггера переполнения второго реверсивного счетчика Й соединен с управляющим входом ключа, выходы элементов И первой груккм соединены с установочными входами разрядных тркггерщ второго реверсивного счетчика, а выходы элементов И второй группы соединены с установочными входами разрядных триггеров первого реверсивного счетчика, первый и второй выходы второго логкческого блока соединены соответственна со входом сдвига вправо и со.входом сдвига влево на один раэряд распределителя импульсов, третий и четвертый выходы второго логического блока соединены со вторыми входами элементов И соответственно первой н второй групп, кроме того, третий выход второго логического блока соединен с нулевым входом триггера переполнения второго реверсивного счетчика, первый и второй выходы третьего логического блока соединены соответственно со входами установки режима сложеикя к вычитания первого реверсивного счетчика, третий и четвертый выходы третьего

SO логического блока соединены со вторыми входами элементов И соответственно третьей и четвертой групп, первые входы которых соединены с выходами соответствукщих разрядов распределителя импульсов; выходы элементов И третьей группы соединены со счетными входами триггеров соответствующих разрядов нервого реверсивного счетчика; выходы элементов

И четвертой группы соединены со счетными входами триггеров соответствующих разрядов второго реверсивного счетчика fl ).

Иедостатком известного преобразователя является большая погрешность преобразования, обусловленная тем, что отрезки смещаются до касания (беэ взаимного перекрытия), что приводит к необходимости частых переключений отрезка при изменении сигнала. вблизи границ отрезка. Особенно сильно этот недостаток проявляется при использовании этого преобраэонателя в качестве устройства выбора

mKBJI °

Цель изобретения — уменьшение погрешности преобразования °

Поставленная цель достигается тем, что следящий аналого-цифровой преобразователь содержащий первый, второй и третий блоки сравнения, первые

;аналоговые входы которых соединены с источником входного сиг— нала, а выходы соединены соответственно с первым, вторым и третьим входами первого логического блока, управляющие входы всех трех блоков сравнения соединены с выходом генера.тора тактовых импульсов, второй аналоговый вход второго блока сравнения соединен с первым входом делителя на два и с выходом ключа, первый аналоговый вход которого соединен с выходом источника эталонного сигнала, с аианоговыми входами первого и второго цифроаналоговых преобразователей, второй аналоговый вход ключа соединен с выходом первого цифроаналогового преобразователя, а второй аналоговый вход первого блока сравнения соединен с вторым входом делителя на два к с выходом второго цифроаналогового преобразователя, второй аналоговый вход третьего блока сравнения соединек с выходом делителя ка два, первый, второй, третий, четвертый выходы первого логического блока соедикены соответственно с первыми, вторыми, третьими и четвертыми входами второго и третьего логических блоков, пятые входы которых соединены с выходом последнего Разряда распределителя импульсов, шестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй лидами третьего логического блока, первый выход ко- oporo соединен с входом сдвига влево на один разряд распределителя импульсов, а выход первого элемента ИЛИ соединен с вторыми входамн элементов И второй группы, выход второго элемента ИЛИ соединен с вторыми входами элементов И первой г P 5TII llbl

На фиг.! представлена функциональная схема следящего преобразователя; на фиг.2 — вариант выполнения логического блока; на фиг.3 — алгоритм преобразования изменяющихся сигналов с использованием отрезка образцовой

BIK BJlbl

Предлагаемый аналого-цифровой преобразователь содержит первый 1, второй 2 и третий 3 блоки сравнения, первый логический блок 4, генератор

5 тактовых импульсов, делитель б на два, ключ 7, источник 8 эталонного сигнала, первый 9 и второй !О цифроаналоговые преобразователи, второй

II и третий !2 логические блоки,распределитель !3 импульсов, первая !4 и вторая 15 линии задержек, первая

16 и вторая !7 группы элементов И, первый 18 и второй 19 реверсивные счетчики, четвертый логический блок

20, первый 21 и второй 22 триггеры, первый 23 и второй 24 элементы ИЛИ.

На фиг.2 представлен один из возможных вариантов реализации четвертого логического блока 20. Этот блок определяет, в каком из реверсивных счетчиков 18 или 19, соответствующих верхней и нижней границе отрезка. находится самая правая единица и, если она находится в первом реверсивном счетчике 18, то на втором выходе появляется сигнал, означающий, что данный отрезок является нижней половиной предыдущего (больmего) отрезка .Если же самая первая едикица. находится во втором реверсивном счетчике !9> то на первом выходе четвертого логического блока

20 появляется сигнал, означающий, что данный отрезок является верхней половиной предыдущего (большего отрезка) . Если же самая правая единица находится одновременно в обоих реверсивных счетчиках (т.е. в одном и том же разряде), то на четвертом выходе появляется сигнал, означающий, что данный отрезок является промежуточным, в противном случае сигнал появляется на третьем выходе.

907794 нии задержки, выход которой соединен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых импульсов, а выходы разрядов S распределителя импульсов соединены с первыми входами элементов И первой и второй групп, выходы элементов И первой группы соединены со счетными входами триггеров соответствующих 10 разрядов первого реверсивного счетчика, выходы элементов И второй группы соединены со счетными входами триггеров соответствующих разрядов второго реверсивного счетчика, выходы разрядных триггеров второго реверсивного счетчика соединены с первой группой входов четвертого логического блока и с цифровыми входами второго цифроаналогового преобразователя, вторая группа входов четвертого логического блока соединена с выходами разрядных триггеров первого реверсивного счетчика и с цифровыми входами первого цифроаналогового р преобразователя, а третий вход соедкнен с выходом генератора тактовых импульсов, единичный выход триггера переполнения первого реверсивного счетчика соединен с управляющим вхо—

1 дом ключа, первый и второй выходы четвертого логического блока соединены соответственно с единичным и нулевым входами первого триггера, первый выход второго логического блока соединен е входом сдвига вправо ка один разряд распределителя импульсов, введены два элемента ИПИ и второй триггер, причем третий и четвертый выходы четвертого логи- 4g ческого элемента соединены соответственно с нулевым н единичным входами второго триггера, единичный выход первого триггера соедикек с седь мым входом третьего логического элемента, единичный выход второго триггера соединен с седьмым входом вто рого и с восьмым входом третьего логических блоков, при этом пятый и шестой выходы первого логического блока соединены соответственно с входами установки режима сложения и вычитания первого и второго реверсивиых счетчиков, второй и третий выходы второго логического блока соединены соответственно. е первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с вторым и третьим выхо907794

Перед тем как пояснить структуры первого 4,второго 11 и третьего )2 логических блоков, введем обозначения сигналов:

Ч вЂ” сигнал с первого триггера 21;

9 1, если данный отрезок является верхней половиной предыдущего (большегоР отрезка;

Ч вЂ” сигнал со второго триггера )6 и

22 .9п 1, если данный отрезок является промежуточным;

S — выход i-го блока сравнения, равный единице, если соответствующий образцовый уровень )э больше входного сигнала;

q — сигнал на выходе i-ой линии

1 задержки; сигнал, поступающий на пятые входы второго и третьего 26 логических блоков, причем и = 1, если мпадиий разряд распределителя )3 импульсов находится в нулевом состоянии; И вЂ” сигнал на i-ом выходе J-го

3,;) логического блока. Тогда выражения для выходных сигналов логических блоков 4, 1),)2. имеют вид:

36

=82 К4 3 бава Х =8=63|1t

Ь„4= =64 (эти выражения полностью совпадают с известным преобразователемУ

45 З à6 э ) е)" )1!) " и

Хы=Ь (deп !p)i KЪ=Q. (.<Чую); ь =Г . "®®)) >4 е ч аЖ„ч лу; и

R>Z-(3 йyq 4 ); 1 . =@(<ЯУД)) РУп), Очевидно, что эти логические блоки могут быть легко построены, например, на элементах И, ИЛИ, НЕ.

Сущность изобретения заключается в том, что отрезки (величины которых могут уменьшаться н увеличиваться вдвое относительно своего прежнего значения) смещаются не до касания своими границами (как в известном), а с перекрытием, благодаря чему сокращается число переключений отрезков и уменьшается погрешность преобразования.

Для реализации настоящего алгоритма необходимо установить правило, позволяющее определить, какой же половиной предыдущего (большего) отрезка является текущий отрезок или он является промежуточным отрезком. В данном устройстве применено следующее правило, полученное на основе анализа двоичных кодов границ отрезка: если правая единица в реверсивном счетчике 18 верхней границы находится в более младшем разряде, чем правая единица в реверсивном счетчике 19 нижней границы, то M = 0 { нижняя половина), если наоборот, то M - 1 (верхняя половина). Если же самая правая единица находится в одном и том же разряде обоих реверсивных счетчиков, то Мг 1 (промежуточный отрезок).

Это правило и реализуется четвертым логическим блоком 20.

Устройство работает следующим образом.

Предположим, что сигнал начальной установки (на фиг.) не показан) устанавливает в распределителе

13 импульсов код )Î...О, а в реверсивных счетчиках 18 и 19 соответственно устанавливаются коды 10...0 и 0...0, при этом на вторых входах блоков I и 2 сравнения устанавливаются образцовые уровни, соответствующие границам отрезка, а на втором входе блока 3 сравнения формируется уровень, соответствующий середине отрезка. С приходом тактового импульса от генератора 5 тактовых импульсов на управляющие входы блоков 1, 2 и 3 сравнения происходит сравнение входного сигнала с образцовыми уровнями, снгнагию с блоков 1, 2 и 3 сравнения расшифровываются первым логическим блоком 4, этот же тактовый сигнал с номощью четвертого логического блока 20 определяет, не является ли текущий отрезок промежуточным, и если нет, то какой половиной большего отрезка он является.

Соответствующие признаки )! н Р устанавливаются на триггерах 21 н

22. С выхода первой линии )4 задержки тактовый сигнал поступает на второй логический блок 11 который производит следующие действия: во-пер-

907794

1О

20

30

40 вых, если с первого логического блока 4 приходит сигнал 8 или ",т.е. входной сигнал находится внутри отрезка, и при этом отрезок не является минимальным (т.е. младший разряд распределителя импульсов находится в состоянии 0") и промежуточным, то производится сдвиг вправо (1 4 ) на один разряд единицы в распределителе 13 импульсов, тем самым подготавливается уменьшение величины отрезка в два раза; во-вторых, если с первого логического блока 4 приходит сигнал 3, т.е. входной сигнал находится ниже нижней границы, или же если с первого логического блока 4 приходит сигнал *, т.е. входной сигнал находится выше верхней границы, и при этом текущий отрезок является промежуточным, то вырабатывается сигнал f2, который поступает на счетный вход разряда второго реверсивного счетчика 19, при этом номер разряда определяется распределителем 13 импульсов, а режим работы счетчика задается первым логическим блоком 4. Аналогично,при наличии сигнала а илн при одновременном присутствии сигналов Ъ и

W1- вырабатывается сигнал няющий величину верхней границы отрезка,. хранящуюся в первом реверсивном счетчике 18. Далее по сигналу с выхода второй линии 15 задержки начинает работать третий логический блок 12, сигнал fy4, с первого выхода которого происходит сдвиг влево содержимого распределителя 13 импульсов, и появляется либо при наличии сигнала <, и при условии, что текущий отрезок является или промежуточным или нижней половиной предыдущего 1,большего) отрезка, либо при наличии сигнала и при условии, что текущий отрезок является или проме" жуточным или верхней половиной предыдущего отрезка, Если имеется сигнал и при этом отрезок не является минимальным, т.е. присутствуют сигналы 11 или 11 и Vlp, то вырабатывается сигнал 2, добавляющий единицу

В разряд второго реверсивного счетчика 19, номер которого определяется распределителем 13 импульсов. АналоГично, если имеется сигнал d и п и

55 этом отрезок не является минимальным, т.е. присутствуют сигналы Ь или и И 4г, то вырабатывается сиг" дал fq5, в читающий единицу из разряда первого реверсивного счетчика 18, номер которого определяется распределителем 13 импульсов.

При использовании предлагаемого преобразователя в качестве устройства выбора шкал представляется особо перспективным использование в качест" ве блоков сравнения статистических сравнивающих узлов, использующих идеи последовательного анализа.

Формула изобретения

Следящий аналого-цифровой преобразователь, содержащий первый, второй и третий блоки сравнения, первые аналоговые входы которых соединены с источником входного сигнала, а выходы — соответственно с первым, вторым и третьим входами первого логического блока, управляющие входы всех трех блоков сравнения соединены

С BhlXOGOH I H II IiII T K IIIIblX HMIIVJIb сов, второй аналоговый вход второго блока сравнения соединен с первым входом делителя на два н с выходом ключа, первый аналоговый вход которого соединен с выходом источника эталонного сигнала, с аналоговыми входами первого и второго цифроана-! логовых преобразователей, а второй аналоговый вход ключа соединен с вы— ходом первого цифроаналогового преобразователя, второй аналоговый вход первого блока сравнения соединен с вторым входом делителя на два и с выходом второго цифроаналогового преобразователя, второй аналоговый вход третьего блока сравнения соединен с выходом делителя на два, пер" вый, второй, третий и четвертый выходы первого логического блока соеди" иены соответственно с первыми,вторымн, третьими и четвертыми входами второго и третьего логических блоков, пятые входы которых соединены с выходом последнего разряда распределителя импульсов, шестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй линии задержки, выход которой соединен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых импульсов, а выходы разрядов распределителя импульсов соединены с первыми входами элементов И первой и второй групп, 907794 выходы элементов И первой группы соединены со счетными входами триггеров соответствующих разрядов первого реверсивного счетчика, выходы элементов

И второй группы соединены со счетны" ми входами триггеров соответствующих разрядов второго реверсивного счетчика, выходы разрядных триггеров второго реверсивного счетчика соединены с первой группой входов четвертого логического блока и с цифровыми sxoдами второго цифроаналогового преобразователя, вторая группа входов четвертого логического блока соединена с выходами разрядных триггеров первого реверсивного счетчика н с цифровыми входами первого цифроаналогового преобразователя, а третий вход соединен с выходом генератора тактовых импульсов, единичный выход триггера переПолнения первого ревер" сивного счетчика соединен с управляющим входом ключа, первый и второй выходы четвертого логического блока соединены соответственно с единичным и нулевым входами первого триггера, первый выход второго логического блока соединен с входом сдвига вправо на один разряд распределителя импульсов, отличающийся тем, что, с целью уменьшения погрешности преобразования, введены два элемента ИЛИ, второй триггер, причем третий и четвертый выходы четвертого логического элемента соединены соответственно с нулевым и единичным входами второго триггера, единичный выход первого триггера со5 единен с седьмым входом третьего логического элемента, единичный выход второго триггера соединен с седьмым входом второго н с восьмым входом третьего логических блоков, прн этом пятый и шестой выходы первого логического блока соединены соответственно с входами установки режима сложения и вычитания первого и второго реверсивных счетчиков, второй и третий выходы второго логического блока соединены соответственно с первыми входами первого и второго элементов

HJIH, вторые входы которых соединены соответственно с вторым и третьим

20 выходами третьего логического блока, первый выход которого соединен с входом сдвига влево на один разряд pdc» пределителя импульсов, а выход первого элемента ИЛИ Соединен с вторини

25 входами элементов И второй группы, выход второго элемента ИЛИ соедине-. вторыми входами элементов И первой группы.

30 Источники информации, принятие во внимание при экспертизе

). Авторское свидетельство СССР по заявке В 2725339/2 1, кл. Н 03 К )3/02, Ю!.02.79.

907794

Составитель Л.Беляева

Редактор Н.Лазаренко Техред А. Бабинец Корректор. Н. Стец

Заказ 61б/70 Тираж 954 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

133035, Москва, Ж-35, Раушская иаб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4