Декодирующее устройство

Декодирующее устройство

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

Союз Советских

Социалистических

Республик«i>907846

К АВТОРСКОМУ СВИДЕТВЛЬСТВУ (61) Дополнительное к авт. свид-ву — . (22) Заявлено 24.04.80 (21) 2918321/18-09 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 23.02.82. Бюллетень № 7

Дата опубликования описания 28.02.82 (51) М.К .з

Н 04 L 17/30//

Н 04 L 1/10

ГесудлретвеклыМ клмлтет (53) УДК 621.394. .14 (088.8) м делам изобретений и аткрмтий (72) Авторы изобретения

Б и В. н. Асссаеоа 1

"" - :.."..:: ..4 (71) заявитель (54) ДЕКОДИРУЮЩЕЕ УСТРОИСТВО,Изобретение относится к технике передачи дискретных сообщений и может быть использовано при построении системы передачи информации с решающей обратной связью.

Известно декодирующее . устройство, содержащее первый элемент ИЛИ, к одному из входов которого подключен выход сум-. матора по модулю два, ко входам которого подключены соответственно выход накопителя и выход второго элемента ИЛИ, к одному из входов которого подключен один из выходов блока обнаружения ошибок через счетчик тактовых импульсов, причем другой вход первого.элемента ИЛИ является входом устройства (1).

Однако достоверность декодирования в этом устройстве невысока.

Цель изобретения — повышение достоверности декодирования.

Эта цель достигается тем, что в декодирующее устройство, содержащее первый элемент ИЛИ, к одному из входов которого подключен выход сумматора по модулю два, ко входам которого подключены соответственно выход накопителя и выход второго элемента ИЛИ, к одному из входов которого подключен один из выходов блока обнаружения ошибок через счетчик тактовых импульсов, причем другой вход первого элемента ИЛИ является входом устройства, введены последовательно соединенные счетчик циклов, первый элемент И вЂ” ИЛИ, к другому входу которого подключен первый выход регистра сдвига через элемент И вЂ” НЕ, и триггер, прямой и инверсный выходы которого подключены соответственно к первому входу и ко второму входу второго элемента И вЂ И, при этом первый дополнительный выход блока обнаружения ошибок подключен к первому входу счетчика циклов, второй вход которого объединен со входом регистра сдвига и с соответствующим входом первого элемента И вЂ” ИЛИ и подключен ко второму дополнительному выходу блока обнаружения ошибок, второй выход регистра сдвига подключен к соответствующему входу второго элемента ИЛИ, третий вход второго элемента

И вЂ” ИЛИ подключен к выходу накопителя, четвертый вход — к выходу первого элемента ИЛИ и ко входу блока обнаружения ошибок, второй вход объединен с соответствую907846

1S

55

Формула изобретения щим входом первого элемента И вЂ” ИЛИ, а выход второго элемента И вЂ” ИЛИ подключен . ко входу накопителя.

На чертеже представлена структурная электрическая схема декодирующего устройства. 5

Декодирующее устройство содержит элементы ИЛИ 1 и 2, блок 3 обнаружения ошибок, элементы И вЂ” ИЛИ 4 и 5, триггер 6, счетчик 7 циклов, счетчик 8 тактовых импульсов, регистр 9 сдвига, элемент И вЂ” НЕ 10, накопитель 11 и сумматор 12 по модулю два.

Устройство работает следующим образом.

В исходном состоянии сигналы на выходе счетчика 7 циклов отсутствуют, а триггер 6 установлЕн в состояние, при котором эле- 55 мент И вЂ” ИЛИ 4 открыт по первому входу, второй вход которого заблокирован потенциалом с прямого выхода триггера 6.

При приеме комбинации запускается счетчик 8 тактовых импульсов, не прекращающий работу до перехода устройства в режим приема очередной комбинации, а принимаемая комбинация через элемент ИЛИ 1 записывается в блок 3 обнаружения ошибок, вход которого через элемент И вЂ” ИЛИ 4 соединен с накопителем 11. 25

При необнаружении ошибок в комбинации блок 3 обнаружения ошибок разоешает выдачу информационных элементов комбинации из накопителя 11 получателю, а устройство переходит в режим приема очередной комбинации.

При обнаружении ошибок устройство переходит в режим исправления ошибок. При этом первый импульс обнаружения ошибок поступает в счетчик 7 циклов, а через элемент И вЂ” ИЛИ 5 поступает на счетный вход триггера 6, изменяя состояние последнего на противоположное. С изменением состояния триггера 6 потенциал прямого выхода

- последнего деблокирует второй вход элемента И вЂ” ИЛИ 4, а потенциал инверсного выхода триггера 6 блокирует первый вход последнего и первый вход элемента И вЂ” ИЛИ 5.

В первых и циклах режима исправления ошибок исходная комбинация через сумматор 12 по модулю два и элемент ИЛИ 1 записывается в блок 3 обнаружения, а через элемент И вЂ” ИЛИ 4 и в накопитель 11. По окончании каждого из циклов блок 3 обнаружения ошибок формирует импульсы необнаружения или импульсы обнаружения ошибок, Поступающие в счетчик 7 циклов, и в регистр 9 сдвига.

В каждом из и циклов на исходную комбинацию в сумматоре 12 по модулю два накладывается вектор одиночной ошибки. В первом цикле режима исправления ошибок счетчик 8 тактовых импульсов с емкостью (и+ 1) выдает импульс переполнения, появляющийся через элемент ИЛИ 2 на втором входе сумматора 12 по модулю два в момент поступления на первом входе последнего первого разряда исходной комбинации, обеспечивающий инвертирование этого разряда. Таким образом, в блок 3 обнаружения ошибок записывается исходная комбинация с наложенным на нее вектором одиночной ошибки. Во втором цикле вектор одиночной ошибки накладывается на второй раз-. ряд исходной комбинации и. т.д.

С завершением и-ro цикла режима исправления ошибок в регистре 9 сдвига зарегистрирована п-разрядная комбинация, содержащая единицы в разрядах, номера которых совпадают с номером цикла, завершившегося обнаружением ошибки.

По окончании и-ro цикла режима исправления ошибок счетчик 7 циклов с емкостью (n+ 1) выдает импульс переполнения через элемент И вЂ” ИЛИ 5 на счетный вход триггера 6 лишь при наличии на выходе элемента

И вЂ” НЕ 10 разрешающего потенциала, появляющегося по окончании и-го цикла лишь при регистрации в регистре 9 сдвига меньше чем п импульсов обнаружения ошибки, при этом импульс переполнения счетчика 7 циклов установит триггер 6 в исходное состояние и потенциал прямого выхода триггера 6 блокирует первый вход элемента И-ИЛИ 4, первый вход которого деблокируется потенциалом инверсного выхода триггера 6.

При реализации (п+ 1) цикла режима исправления ошибок на исходную комбинацию в сумматоре 12 по модулю два налагается п-разрядный вектор ошибок, поразрядно подаваемый на второй вход сумматора 12 по модулю два через элемент

ИЛИ 2 с выхода регистра 9 сдвига.

При этом в накопителе 11 запишется комбинация с исправленными ошибками и блок 3 обнаружения ошибок разрешает выдачу информационных элементов комбинации из накопителя 11 получателю, а устройство переходит в режим приема очередной комбинации.

Если по окончании и циклов режима исправления ошибок отождествление комбинации не произойдет, то исходная комбинация стирается, а устройство переходит в режим приема очередной комбинации.

Введение регистра сдвига, счетчика циклов, триггера элементов И и И вЂ” ИЛИ с соответствующими связями позволяет исправлять как однократные, так и многократные ошибки, что снижает число переспросов информации в системах с решающей обратной связью, снижает потери информации в системах со стиранием и обеспечивает повышение достоверности принимаемой информации.

Декодирующее устройство, содержащее первый элемент ИЛИ, к одному из входов

907846

Составитель В. Евдокимова

Редактор И. Юрковецкий ТехредА. Бойкас Корректор С. Щомак

Заказ 623/73 Тираж 685 Подписное.

ВНИИПИ Государственного комитета СССР по делам изобретениЯ и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 которого подключен выход сумматора по модулю два, ко входам которого подключены соответственно выход накопителя и выход второго элемента ИЛИ, к одному из входов которого подключен один из выходов блока обнаружения ошибок через счетчик . тактовых импульсов, причем другой вход первого элемента ИЛИ является входом устройства, отличающееся тем, что, с целью повышения достоверности декодирования, введены последовательно соединенные счетчик циклов, первый элемент И—

ИЛИ, к другому входу которого подключен первый выход регистра сдвига через элемент

И вЂ” НЕ, и триггер, прямой и инверсный выходы которого подключены соответственно к первему входу и ко второму входу второго элемента И вЂ И, при этом первый дополнительный выход блока обнаружения ошибок подключен к первому входу счетчика циклов, второй вход которого объединен со входом регистра сдвига и с соответствующим входом первого элемента И вЂ” ИЛИ и подключен ко второму дополнительноМу выходу блока обнаружения ошибок, второй выход регистра сдвига подключен к соответствующему входу второго элемента ИЛИ, третий вход второго элемента И вЂ” ИЛИ подключен к выходу накопителя, четвертый вход— к выходу первого элемента ИЛИ и ко входу блока обнаружения ошибок, второй вход объединен с соответствующим входом первого элемента И вЂ” ИЛИ, а выход второго элемента И вЂ” ИЛИ подключен ко входу накопителя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 625312, кл. Н 04 L 1/10, 1978 (прототип).