Устройство для деления чисел

Устройство для деления чисел

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕ ТЕЛЬСТВО

CoIo3 Советскин

Социалмстическмн

Республик (iii911518 (И1) Дополнительное к авт. свнд-ву (51)M. Кл. (22) Заявлено 29.10 ° 79 (2! ) 2833579/18-24 с присоединением заявки М (23) 6 06 F 7/52

)ЬеударстеанвН квмнтет

CCCP. ав делам нзойретеннй н вткрытня

П рнорнтет

Опубликовано 07 03.82, Бюллетень М 9 (53) УД К 681. 325.

° 5(088.8) Дата опубликования опнсання 07.03.82 (72) Авторы изобретения

В.И. Корнейчук, В.А. Пономаренко, Я.А.

Л.А. Савченко, Л.А. Солодкая, В.П. Тар и Я.И. Торошанко (71) Заявитель (» 1 1 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ 4ИСЕЛ

Изобретение относится к вычисли- . тельной технике и может быть использовано при построении цифровых вычислительных машин последовательного действия.

Известно устройство для деления последовательного .типа, схема которого содержит сдвиговые регистры, схему округления, схему определения знака, сумматор, логические элементы, триггеры (1 )

Известно также двоичное устройство для деления, содержащее сдвиговые регистры с параллельной записью информации, два одноразрядных сумматора-вычислителя последовательного действия, блок анализа знаков, блок анализа сходимости процесса, логи кие элементы (2 .

Принцип работы таких устройств не Позволяет в полной мере использоваты в них динамические регистры с большой степенью интеграции, что приводит к росту аппаратурных затрат и габаритов.

Наиболее близким к предлагаемому является устройство для деления чисел последовательного действия, содержащее регистры делителя, делимого и частного, последовательный сумматор, триггер, блок управления и логические элементы И, ИЛИ. В таком устройстве в каждом цикле определяется одна цифра частного, которая записывается в реверсивный статический сдвиговый регистр. формирование знака результата и его выдача осуществляетсА автономными блоками f 3) т5

Недостатком известного устройства являются большие аппаратурные затраты и габариты, связанные с невозможностью использования в нем в полной

20 мере динамических регистров с большои степенью интеграции.

Цель изобретения - уменьшение аппаратурных затрат.

528 4 ра делимого соединен с первым входом третьей Группы пятого элемента И-ИЛИ

У первыи выход блока управления соединен со вторыми входами первых групп первого, второго и седьмого элементов И-ИЛИ, со вторыми входами вторых групп третьего и- пятого элементов И-ИЛИ, второй выход блока управления соединен со вторым входом, второй группы шестого элемента И-ИЛИ м

В третин выход блока управления соединен со вторым входом второй группы седьмого элемента И-ИЛИ, .четвертый выход блока управления соединен со вторым входом второй группы второго элемента И-ИЛИ, с третьим входом первой группы второго элемента И-ИЛИ, со вторым входом третьей группы пятого .элемента И-ИЛИ и с тактовым входом триггера, пятый выход блока управления соединен со вторым входомтретьей группы первого элемента И-ИЛИ, с третьим входом третьей группы пятого элемента И-ИЛИ и вторым входом первой группы шестого элемента И-ИЛИ, шестой выход блока управления соединен со вторым входом второй группы первого элемента И-ИЛИ, со вторыми входами первых групп четвертого и пятого элементов И-ИЛИ и со вторым входом первого элемента И, седьмой выход блока управления соединен со вторым входом второй группы четвертого элемента И-ИЛИ и со вторым входом второго элемента И, первый и второй входы блока управления соединены с управляющим и тактовым входами устройства соответственно, выход первого элемента И соединен с выходом устройства, а также тем, что блок управления содержит счетчик, дешифратор, двухразрядный регистр, триг- гер и элементы И, причем выходы разрядов счетчика соединены со. входами дешифратора, первый выход которого соединен с третьим выходом блока, второй выход - с первым вхо-, дом первого элемента И, выход которого соединен с первым выходом блока, первый вход которого соединен с первым входом второго элемента И, а второй вход - со входом двухразрядного регистра, первый выход которого соединен со вторым входом первого элемента И и первым входом третьС его элемента И, а второй выход - со вторым входом второго элемента И и четвертым выходом блока, третий вход первого элемента И соединен со

3 911

Поставленная цель достигается тем, что устройство для деления чисел, содержащее регистр делителя, последовательный сумматор, регистр делимого, регистр частного, элементы И, И-ИЛИ, блок управления, причем выход .регистра делителя соединен с первым входом первой группы первого элемента И-ИЛИ, выход которого соединен с первым входом последовательного сумматора, вы- 10 ход переноса которого соединен с пер вым входом первой группы второго элемента И-ИЛИ, выход которого соединен со вторым входом последовательного сумматора, содержит одноразрядные регистры, триггер, сумматор. по модулю два, причем выход регистра частного соединен со входом первой группы третьего элемента И-ИЛИ, выход которого соединен со входом первого одноразрядного регистра, выход которого соединен с первым входом второй группы первого элемента И-ИЛИ и с первым входом первой группы четвертого элемента И-ИЛИ, выход которого 33 соединен со входом второго одноразрядного регистра, выход которого соединен со входом регистра частного и с первым входом первой группы пятого элемента И-ИЛИ, выход которого соеди" 36 нен с третьим входом последовательного сумматора, выход суммы которого соединен с первыми входами вторых групп третьего и четвертого элементов И-ИЛИ, к первому входу первого элемента И и к первому входу первой

3f группы шестого элемента И-ИЛИ, выход которого соединен со входом регистра делимого, выход суммы последовательного сумматора соединен с первым вхо- 4 дом второго элемента И, выход которо. го соединен со входом третьего одноразрядного регистра, выход которого соединен с информационным входом триг гера, инверсный выход которого соединен.с первым входом второй группы второго элемента И-ИЛИ и с первым входом сумматора по модулю два,выход которого соединен с первым входом третьей группы первого элемента И-ИЛИ, второй вход сумматора по MOAyfle 50 . два соединен с выходом регистра делителя и первым входом первой группы седьмого элемента И-ИЛИ, выход которого соединен со входом регистра делителя, первые входы вторых групп пятого, шестого и седьмого элементов И-ИЛИ соединены с информационным входом устройства, выход регист.

5 9115 вторым входом блока, входы четвертого элемента И соединены со вторым выходом дешифратора и выходом первого элемента И, а- выход - со-BTophIM выходом блока, третий выход дешифратора соединен с единичным входом триггера, нулевой вход которого соединен с последним выходом дешифратора, установочным входом счетчика и шестым выходом блока, пятый выход 10 которого соединен с прямым выходом триггера и вторым входом третьего элемента И, выход которого соединен с седьмым выходом блока, выход второго элемента И соединен со счетным входом счетчика.

На фиг.1 показана функциональная схема устройства; на фиг. 2 - блок управления, вариант построения; на фиг.3 - временные диаграммы управляющих сигналов устройства. Устройство содержит (n+2)-разрядный динамический регистр 1 делителя (n - разрядность представления мантиссы операндов, два разряда необходимы для представления знака), (n+3)-разрядный динамический регистр

2 делимого, (и+1)-разрядный динамический регистр 3 частного, первый, второй и третий одноразрядные динамические регистры 4-6, последовательный сумматор .7, синхронизируемый

0-триггер 8, блок 9 управления, сумматор 10 по модулю два, первый и второй элементы И 11 и 12, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И-ИЛИ

13-19. Выход регистра 1 подключен ко входу сумматора 10 по модулю два и ко входам элементов И-ИЛИ 13 и 19, соотве ствующие управляющие входы которых подключены к выходу 20 блока 2 управления. Информационный вход

21 устройства подключен ко входам элементов И-ИЛИ 17 19, соответствую; щие управляющие входы которых подключены соответственно к выходам 20-23 блока 9 управления. Выходы элементов И-ИЛИ 18 и 19 подключены ко вхо50 дам регистров 2 и -1 соответственно.

Выход регистра 2 подключен ко входу элемента И-ИЛИ 17, соответствующие управляющие входы которого подключены к выходам 24 и 25 блока 9 управ55 ления. Выход элемента И-ИЛИ 13 подключены ко входу сумматора 7, выход суммы 26 которого соединен через последовательно соединенные эле18 6 мент И 12 и регистр 6 с D-входом триггера 8, С-вход которого подключен к входу 24 блока 9,инверсный выход " ко входам элемента И-ИЛИ 14 и сумматора 10 по модулю два, выход которого подсоединен ко входу элемента И-ИЛИ

13, соответствующий управляющий вход которого связан с выходом 25 блока 9.

Второй вход и выход переноса сумматора 7 связаны через элемент И- ИЛИ

14, управляющие входы которого подключены к выходам 20 и 24 блока 9.

Выход элемента И-ИЛИ 17 подключен к третьему входу сумматора 7, выход

26 которого соединен со входами элементов И ll, И-ИЛИ 15,16 и 18, соответствующие управляющие входы которых подключены соответственно к выходам 27,20, 28 и 25 блока управления 9. Вход регистра 3 подключен к выходу регистра 5 и ко входу элемента И-ИЛИ 17, соответствующий управляющий вход которого соединен с выходом 27 блока 9. Выход регистра 3 через элемент И-ИЛИ 15 подключен ко входу регистра 4, выход которого соединен со входами элементов И-ИЛИ 13 и 16, соответствующие управляющие входы которых подключены к выходу

27 блока 9. Выход элемента И-ИЛИ 16 соединен со входом регистра 5,выход элемента И 11 является выходом устройства.

Блок управления устройства (фиг.2) содержит последовательно соединенные счетчик 29 и дешифратор 30,двухразрядный динамический регистр 31,вход которого подключен к тактовому входу

32 устройства и ко входу элемента И 33, один выход регистра 31 подключен через элемент И 34 к счетному входу счетчика 29, а другой выходко входу элемента И 35 и ко второму входу элемента. И 33, выход которого подключен ко входу элемента И 36.

Второй выход дешифратора 30 подключен ко второму входу элемента И 36 и к третьему входу элемента И 33.

Третий выход дешифратора 30 подключен к Я«входу триггера 37, последний. выход (n+4)-й - к R-входам триггера 37 и счетчика 29. Первый и последний выходы дешифратора 30,первый выход регистра 31 и выходы трйггера 37, элементов И 33, 35, 36 являются соответственно выходами 23 27

24,25,20,28,22 блока 9 управления.

Другой вход элемента -И 34 соединен с управляющим входом 37 устройства, 91 l 5l 8

1S

25 выми разрядами..

35 0

55

Работа устройства осуществляется по циклам, дли тель нос т ью и+2 та к та, Тактом Т будем называть временной интервал представления в машинном цикле i-го разряда последовательного кода, записанного в динамическом регистре младшими разрядами вперед, Таким образом, начало машинного цикла определяется тактом Т1, представляющим самый младший разряд кода, конец цикла - тактом Т (и Ц, представляющим старший знаковый разряд кода. Началу каждого цикла соответствует такое расположение информации в динамическом регистре, находящемся в режиме хранения, при котором i-й разряд числа находится в i"ì разряде регистра. В дальнейшем при обозначении сигналов, начало и конец которых определяются соответственно тактами Т и Tj вклю- чительно, после идентификатора таких сигналов в круглых скобках будем указывать индексы начального и конечного тактов, например g (i,j).

Сигналы, длительность которых равна полно у циклу, обозначаются без индексов.

S исходном состоянии во всех регистрах записана нулевая информация, триггер 8 находится в нулевом состоянии, на его инверсном выходе единичный сигнал.

Прием кода делителя на регистр 1 осуществляется через элемент И-ИЛИ

19 за один цикл по сигналу flKl,âûрабатываемому блоком управления 9 на выходе 23. Операнды в регистры устройства поступают младшими разрядами вперед через информационный вход

21. После приема делителя регистр 1 переключается на режим хранения, цепь

его циркуляции замыкается через элемент И-ИЛИ 19, управляемый по выходу 20 блока 9.

Прием кода делимого на регистр 2 можно осуществлять непосредственно после приема делителя или через несколько циклов. Прием делимого производится через элемент И-ИЛИ 1.8 по сигналу ПК 2 (1,n),âûpàáàòûâàåìoìó на выходе 22 блока 9. Знаковые n+1-й и n+2-й разряды делимого в регистр

2 не Записываются. В двух последних тактах цикла ПК2 осуществляется формирование знака результата. По сигналу на выходе 20 ПК2 (n+l,n+2) знаковые разряды делителя и делимого поступают через элементы И-ИЛИ 13 и 17 на входы сумматора 7. Поступление на вход сумматора переноса через элемент И-ИЛИ 14 блокируется сигналом на выходе 20 блока 9. Таким образом, в тактах Т (и+1) и Т (0+2) при приеме делимого на выходе 26 сумматора 7 будут сформированы, два знаковых разряда результата как сумма по модулю два знаковых разрядов операндов.

Знаковые разряды результата при этом через элемент И-ИЛИ 15, управляемый по выходу 20 блока 9, записываются в регистры 4 и 5. Заметим, .что регистры 3-5 объединены через элементы И-ИЛИ 15 и 16 в общую цепь циркуляции. В цикле ПК2 приема делимого знаковые разряды регистра 1 в тактах

Т (и+1) и Т (n+2) обнуляются, на управляющем входе элемента .И-ИЛИ 19 по выходу 20 блока 9 в этих тактах (сигнал ПК2 (n+1) (и+2))появляется нулевой запрещающий сигнал. Таким образом, перед непосредственным делением после приема операндов в регистрах 1 и 2 будут записаны мантиссы делителя и делимого .с нулевыми знакоНепосредственно деление осуществляется по сигналу ДЕЛ, вырабатывае30,мому блоком 9 управления по выходу

25. Вычисление частного осуществляется со старших разрядов за n+1 цикл, при этом в i-м цикле (i=1,n+1) вычисляется и- 1+l-я цифра результата.

В и+1-м цикле вычисляется дополнительная младшая цифра частного,используемая для округления результата.

В начале каждого i-го цикла состояние узлов устройства следующее.

На триггере 8 записан знак i-1-го остатка, в регистре 1 - делитель, в регистре 2-i-1-й остаток в дополнительном коде, в регистрах 5 и 4 и в i-1 младших разрядах регистра 3 соответственно n-i-я, n-i-1-я...,n-я и две знаковые цифры частного. К началу 1-го цикла на,триггере 8 записан "0", в регистре 2 - делимое,в регистре 3 - нулевой код, в регистрах 4 и 5 - знаковые цифры частного.

Цепь циркуляции регистра 2 замыкается с выхода его младшего разряда через элемент И-ИЛИ 17, сумматор

7, его выход 26, элемент И-ИЛИ 18 на вход регистра 2, Такая коммутация цепи циркуляции регистра 2 обеспечивается сигналом ДЕЛ, подаваемом из блока 9 управления по выходу ?5

911518

10.

55

9 на входы элементов И-ИЛИ 17 и 18.

В такте Т1 связь между выходом регистра 2 и сумматором 7 разрывается подачей на вход элемента Ч-ИЛИ 17

- по выходу 24 блока 9 сигнала Т ° .Так

1 как цепь циркуляции регистра 2 содержит й+3 разряда (на один разряд больше цикла схемы устройства), в каждом i-м цикле i-1-й остаток будет сдвигаться относительно делите- 10 ля на один разряд влево (в сторону старших разрядов).

Формирование i-го остатка осуществляется в дополнительном коде следующим образом. 1S

На второй вход сумматора через элемент И-ИЛИ 13 поступает прямой или обратный код делителя в зависимости от состояния триггера 8. Если триггер. 8 находится в единичном 20 состоянии (i-1-й остаток отрицателен), íà его инверсном выходе нулевой сигнал и на выходе сумматора

10 по модулю два формируется прямой код делителя . Если триГгер 8 в ну- . 25 левом состоянии, на выходе сумматора 10 формируется обратный код, а на вход переноса сумматора 7 через элемент И-ИЛИ 14 в такте Тl подается единичный сигнал (единица млад- Зо шего разряда), что обеспечивает формирование дополнительного кода делителя. Сформированный таким образом

i-й остаток записывается в регистр

2. Знак i-го остатка,сформированйый в n+2 такте, через элемент И 12 .по сигналу ДЕЛ (n+2) по выходу 28 блока 9 записывается на регистр 6, и в такте Тl следующего д+1-го. цикла записывается на триггер 8. Регистр

6 в этом случае играет роль элемента задержки на один такт. В это же время в такте Т (n+2) обратный код знака i-го остатка (n-i+1-я цифра частного) через элемент И-ИЛИ 16 поступает на регистр 5 по сигналу

ПК2 (n+2) с выхода 28 блока 9. Суммарная цепь циркуляции регистров 3-5 составляет n+3 разряда, следовательно, в каждом цикле информация в регистрах будет сдвигаться на один разряд влево.

Заметим, что перенос, формируемый в текущем такте, на выходе сумматора

7 появляется в следующем такте. Для правильного слежения в донолнительном коде поступление на вход сумматора 7 переноса через элемент И-ИЛИ 14 в такте Тl блокируется по выходу 24 блока 9.

После выполнения n+1-го цикла деления в регистрах 4 и 3 будут находиться в прямом коде п старших разрядов результата, в регистре 5 - дополнительный младший разряд частного.

Округление результата осуществляется при выдаче, которая производится сразу же после сигнала ДЕЛ по выходу 25 блока 9. В цикле выдачи на один вход сумматора 7 через элемент И-ИЛИ 13 с выхода регистра 4 поступает код и старших разрядов частного, на второй вход с регистра 5 через элемент И-ИЛИ

17 - дополнительный разряд частного.

На выходе 26 сумматора 7 формируется таким образом округленный результат, который поступает на выход устройства через элемент И 11, Управление выдачей и округлением осуществляется по. выходу 27 блока 9.

Выдачу и округление частного можно производить и через некоторое время после завершения непосредственного деления.В этом случае после завершения деления связь между регистрами

4 и 5 необходимо разорвать, регистр 5 и последовательно соединенные регистры 3 и 4 переключаются на режим хранения. Цель циркуляции регистров

3 и 4 замыкается с выхода регистра 4 на вход регистра 3, цепь циркуляции регистра .5 замыкается с его выхода на вход (на фиг. 1 цепи не показаны).

Работа блока управления 9 осуществляется следующим образом (фиг.2).

В исходном состоянии счетчик 29 и триггер 37 находятся в нулевом состоянии. На вход регистра 31 со входа

32 с периодом, равным n+2 такта фазового питания динамических регистров, поступает сигнал Т (n+l). На выходе старшего разряда регистр 31 формируется сигнал Т (и+2), на выходе младшего разряда сигнал Тl. Ilo сигналу

"Работа" на входе 37 устройства на счетный вход счетчика 29 начинают поступать сигналы Tl. Срабатывание счетчика 29 осуществляется по переднему фронту. Счетчик 29, следовательно представляет собой счетчик циклов. Таким образом, на первом и втором выходах дешифратора 30 будут формироваться управляющие сигналы

ПК1 и flK2, длительностью и+2 такта каждый. На выходе элемента И 33 Gyдет формироваться управляющий сигнал

11518

10

15 0

55

11 9

ПК2 (и+1,и+2)=ПК2 T(n+1) Т(и+2), на выходе элемента И 36 - сигнал ПК2 (1,п)=ПК2. ПК2 (n+l, n+2). На выходе триггера 37 формируется сигнал ДЕЛ, длительйостью n+1 цикл, на выходе элемента И 35 - сигнал ДЕЛ (и+В) ДЕЛ-Т(и+2) . На последнем (n+4) -м выходе дешифратора 30 формируется сигнал ВД, по заднему фронту этого сигнала счетчик 29 устанавливается в нуль, сигнал "Работа" на входе 37 снимается.

Известное и предлагаемое устройство .содержит примерно равное количество элементов И и ИЛИ.

В известном устройстве используются два динамических регистра разрядностью и+3 и n+2 и реверсивный сдвиговый регистр частного разрядностью n+3.

В предлагаемом устройстве используются три динамических регистра такой же разрядности.

Кроме того, в известном устройстве для формирования и выдачи знака результата используется автономный блок.

Основными узлами известного устройства являются два динамических регистра разрядностью и+3 и и+2 и и+3 - разрядный сдвиговый регистр частного. Регистр частного выполнен реверсивным, при записи очередной . цифры частного используется сдвиг в сторону разрядов, выдача результата младшими разрядами вперед осуществляется сдвигом в сторону младших разрядов.

В предлагаемом устройстве все три регистра выполнены динамическими. Сложность одного разряда реверсивного сдвигового регистра примерно в 1,5 раза больше по сравнению с односторонним сдвиговым регистром.

Таким образом, выигрыш в оборудовании, составляет величину 0,5 (и+3) aLp где р - сложность одного разряда одностороннего сдвигового регистра.

Кроме того, .в предлагаемом устройстве для формирования и выдачи знака результата используется то же оборудование, что и для формирования частного.

При оценке сложности частного исходим из предложения, что они выполняются из интегральных схем малой степени интеграции. Регистр частного в известном устройстве не может быть построен на основе динамических регистров с большой степенью интеграции, серийно выпускаемых промышленностью (например, на основе МДПструктур) .

Применение в предлагаемом устройстве динамических регистров позволяет существенно снизить стоимость, уменьшить габариты устройства и повысить его надежность. Формула изобретения

5.Устройство для деления чисел, содержащее регистр делителя, последовательный сумматор, регистр делимого, регистр частного, элементы И, И-ИЛИ, блок управления, причем выход регистра делителя соединен с первым входом первой группы первого элемента И-ИЛИ, выход которого соединен с первым входом последовательного сумматора, 25 выход переноса которого соединен с первым входом первой группы второго элемента И-ИЛИ, выход которого соединен с вторым. входом последовательного сумматора, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит одноразрядные регистры, триггер, сумматор по модулю два, причем выход регистра частного соединен с входом первой группы третьего элемента

И-ИЛИ, выход которого соединен с входом первого одноразрядного регистра, выход которого соединен с первым вхо " дом второй группы первого элемента И-ИЛИ и с первым входом лервой группы четвертого элемента И-ИЛИ,выход которого соединен с входом второго одноразрядного регистра, выход которого соединен с входом регистра частного и с первым входом первой группы пятого элемента И-ИЛИ, выход которого соединен с третьим входом последовательного сумматора, выход суммы которого соединен с первыми входами вторых групп третьего и четвертого элементов И-ИЛИ, к первому входу первого элемента И и к первому входу первой группы шестого элемента И-ИЛИ, выход которого соединен с входом регистра делимого, выход суммы последовательного сумматора соединен с первым входом второго элемента И, выход которого соединен с входом третьего одноразрядного ре13 911 гистра, выход которого соединен с информационным входом триггера, инверсный выход которого соединен с первым входом второй группы второго эле-. мента И-ИЛИ и с первым входом сумматора по модулю два, выход которого соединен с первым входом третьей группы первого элемента И-ИЛИ, второй вход сумматора по модулю два соединен с выходом регистра делителя и 10 первым входом первой группы седьмого элемента И-ИЛИ, выход которого соединен с входом регистра делителя, первые входы вторых групп пятого, шестого и седьмого элементов И-ИЛИ соединены 1 с информационным входом устройства, выход регистра делимого соединен с первым входом третьей группы пятого элемента И-ИЛИ, первый выход блока управления соединен с вторыми входа- 20 ми первых групп первого, второго и седьмого элементов И-ИЛИ, с вторыми входами вторых rpynn третьего и пятого элементов И-ИЛИ, второй выход блока управления соединен с вторым 25 входом второй группы шестого элемента И-ИЛИ, третий выход блока управления соединен с вторым входом второй, . группы седьмого элемента И-ИЛИ,четвертый выход блока управления соеди- 30 нен с вторым входом второй группы второго элемента И-ИЛИ, с третьим входом первой группы второго элемента И-ИЛИ, с вторым входом третьей группы пятого элемента И-ИЛИ и с так-з товым входом триггера, пятый. выход блока управления соединен с вторым ,входом третьей группы первого элемента И-ИЛИ, с третьим входом третьей группы пятого элемента И-ИЛИ и вторым40 входом первой группы шестого элемента И-ИЛИ; вестой выход блока управления соединен с вторым входом второй группы первого элемента И-ИЛИ, с вторыми входами первых групп четвер 1 того и пятого элементов И-ИЛИ и с вторым входом первого элемента И, седьмой выход блока управления соединен с вторым входом второй группы четвертого элемента И-ИЛИ и:с вто-. рым входом второго элемента И, первый

518 14 и второй входы блока управления соединены с управляющим и тактовым вхо" дами устройств соответственно, выход первого элемента,И соединен с выходом устройства.

2. Устройство по п.1, о т л ич а ю щ е е .с я - тем, что блок управления содержит счетчик, дешифратор, двухразрядный регистр, триггер и элементы И, причем выходы разрядов счетчика соединены с входами дешиф" ратора, первый выход которого соединен с третьим выходом блока, второй е выход - с первым входом первого элемента И, выход которого соединен с первым выходом блока, первый вход которого соединен с первым входом второго элемента И, а второй входс входом двухразрядного реГистра, первый выход которого соединен с вторым входом первого элемента И и первым входом третьего элемента И,а второй выход - с вторым входом второго элемента И и четвертым выходом блока, третий вход первого элемента И соединен с вторым входом блока, входы четвертого элемента И соединены с вторым выходом дешифратора и выходом первого элемента И, а выходс вторым выходом блока, третий выход дешифратора соединен с единичным входам триггера, нулевой вход которого соединен с последним выходом дешифратора, установочным входом счетчика и шестым выходом блока, BRTblH выход которого соединен с прямым выходом триггера и вторым входом третьего элемента И, выход которого соединен с седьмым выходом блока, выход вто- рого элемента И соединен со счетным входом счетчика.

Источники информации, принятые во внимание при экспертизе

1. Патент США и 3816733, кл. G 06 F 7/ 4, 1974.

2. Авторское свидетельство СССР

И 541171, кл. С 06 F 7/39, 1975

3. Самофалов К.Г. и др. Электронные цифровые вычисЛительные машины.

Киев, "Вища школа", 1976, с. 341 (прототип).

91 I 518

7/ю z/

n if дж — t

АУУ/л г/

4 иг. l

Тираж 732 Подписное

8НИИПИ Государственного комитета СССР по,делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 1129/40

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Составитель В. Березкин

Редактор А. фролова Техред Т.Маточка Корректор I0. Макаренко т