Устройство для вычисления элементарных функций

Устройство для вычисления элементарных функций

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (1911519

Союз Советски к

Соцнапистнчесиик

Республик (6I ) Дополнительное к авт. свид-ву (22) Заявлено 31. 03. 80 (2 ) 2918144/18-24 (51)М. Кл. с присоединением заявки РЙ (23) тввуйврствсквый квмвтвт

СВьР ае дмам взебретеввй и вткрытвй

G 06 F 7/544

Приоритет

Опубликовано 07.03.82. Бюллетень М 9 (53) УДК 68! 3 (G88.8) Дата опубликования описания 07.03.82 (72) Авторы изобретения

Б.И. Рувинский, Ю.А. Алексенко, В П. Бас и С.А. Селютин (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕИЕНТАРНЫХ

ФУНКЦИЙ

Устройство относится к вычислитеной технике и может найти применение при .проектировании электронных клавишных вычислительных машин (ЭКВМ), реализующих класс элементарных функций.

Известно устройство для вычисления элементарных функций, содержащее три регистра данных, два сумматора, блок синхронизации, блок модифи1О катора, блок управления, коммутаторы .и логические элементы И, ИЛИ fl).

Недостаток этого устройства - его сложность.

Наиболее близким к предлагаемому по техническому решению является устройство для вычисления элементарных функций, содержащее регистр данных, сумматор, два коммутатора, блок модификатора, блок управления, блок синхронизации, включающий битовый, числовой и цифровой регистры, блок констант.

Первый выход регистра данных соединен с первым информационным входом сумматора. Второй информационный вход сумматора соединен с выходом первого коммутатора, первый информационный вход которого соединен с выходом блока модификатора.Входы блока модификатора соединены с выходами разрядов регистра данных, первым выходом блока управленйя и. выходами цифрового регистра блока синхронизации. Вход регистра данных соединен с выходом второго коммутатора, первый и второй информационные входы которого соединены с внеш" ним входом и выходом сумматора соответственно. Управляющий вход второго коммутатора соединен со вторым выходом блока управления. Вход блока констант соединен с первым выходом блока управления, второй его вход " с выходами цифрового регистра блока синхронизации, третий выход блока управления соединен с управляющим

3 91151 входом сумматора. Первый и второй входы блока управления соединены с выходами битового и числового регистров блока синхронизации соответственно. 5

Устройство содержит также еще два регистра данных, блок модификатора и еще один коммутатор на входах сумматора. Числовой регистр, битовой регистр и цифровой регистр в блоке to синхронизатора соединены последоваг тельно.

Кроме того, устройство содержит промежуточные триггеры, выходы кото1 рых соединены со входами соответствующих регистров, а входы через коммутаторы - с выходом сумматора j2).

Недостатком известного устройства является сложность его структуры.

Оно содержит, например, такие сложные узлы, как три регистра данных, два блока модификатора и два коммутатора на входах сумматора. Кроме того, для хранения результатов суммирования битов информации между

15 сдвигами устройство содержит промежуточные триггеры. Схема самого сумматора (ос бенно при интегральном ис полнении) также является усложненной вследствие требования высокого быстро действия, предъявляемого к нему. Это объясняется тем, что за время сдвига одного бита информации сумматор должен успеть обработать информацию,содержащуюся в трех регистрах, т.е. его быстродействие должно в три раза превышать быстродействие регистров.

Другим недостатком известного устройства — является низкая точность вычисления элементарных функ- 4О ций, так как процесс псевдоумножения выполняется, начиная со старших разрядов, что приводит к значительному накоплению ошибок округления.

Такая организация процесса псевдоумножения объясняется тем, что структура данного устройства позволяет выполнить его лишь параллельно с процессом псевдоделения и начиная со старших разрядов, как это и требует- 50 ся для псевдоделения.

Цель изобретения — упрощение устройства и повышение точности вычисления элементарных функций.

Поставленная цель достигается тем,ss что устройство для вычисления элементарных функций, содержащее блок синхронизации, включающий битовый, 9 4 числовой и цифровой регистры, а также регистр данных, блок констант, блок модификатора, сумматор, два коммутатора и блок управления, выход последнего разряда регистра данных подключен к первому информационному входу сумматора„ второй информационный вход которого подключен к выходу первого коммутатора, первый информационный вход которого подключен к выходу блока модификатора, информационные входы которого подключены к выходам разрядов регистра данных соответственно, вход первого разряда которого подключен к выходу второго коммутатора, первый информационный вход которого подключен к выходу сумматора, второй информационный вход подключен к информационной шине устройства, шины первого выхода блока управления подключены к шинам первых управляющих входов блока модификатора и констант, шина вторых управляющих входов которых подключены к выходным шинам цифрового регистра блока синхронизации, выход блока констант подключен к третьему информационному входу второго коммутатора, управляющий вход которого подключен ко второму выходу блока управления, третий выход которого подключен к управляющему входу сумматора, а первый и второй входы подключены к выходам битового и числового регистров блока синхронизации соответственно,оно также содержит схему сравнения и сдвиговый регистр, причем выход предпоследнего разряда регистра данных подключен ко второму информационному входу первого коммутатора, третий информационный вход которого подключен к,выходу сдвигового регистра, вход, которого подключен к первому информационному входу первого коммутатора, первый, второй, третий и четвертый управляющие входы которого подключены к четвертому, пятому, шестому и седьмому выходам блока управления соответственно, выход сумматора подключен к первому входу схемы сравнения, второй вход которой подключен ко второму входу блока управления, третий вход которого подключен к выходу схемы сравнения.

Кроме того, устройство содержит блок управления, содержащий триггеры, первую группу элементов ИЛИ,вторую

9115

5 группу. элементов ИЛИ, элементы И, элементы НЕ, счетчик и регистр, два входа которого подключены к первому и второму входам блока и к первым входам первого и второго элементов И соответственно, вторые входы которых подключены к единичному и нулевому выходам первого триггера соответственно, вход которого подключен к выходу первого элемента ИЛИ 10 первой группы, выход первого элемента И подключен к входу второго триггера, единичный и нулевой выходы которого подключены к первым входам второго элемента ИЛИ первой группы и 15 . первого элемента ИЛИ второй группы соответственно, выход второго элемента И подключен к первому входу третьего элемента ИЛИ первой группы, выход которого подключен к входу 0 третьего триггера, нулевой и единичный выходы которого подключены к первым входам второго элемента ИЛИ второй группы и четвертого элемента ИЛИ первой группы соответственно, второй л вход которого подключен к выходу третьего элемента И, а выход подклю,чен к входу четвертого триггера,нулевой выход которого подключен к первым входам третьего и четвертого 30 элементов И, вход которого подключен к выходу первого элемента НЕ, вход

1 которого подключен ко второму входу третьего элемента И и к третьему вхо- ду блока, единичный выход четвертого H триггера подключен к первым входам пятого и шестого элементов И, вторые входы которых подключены к первому и второму входам блока соответственно, выход пятого элемента И подключен

40 к первьм входам третьего и четвертого элементов ИЛИ второй группы, выход шестого элемента И подключен к первому входу пятого элемента ИЛИ второй группы, выход четвертого элемента И 45 подключен к входу пятого триггера, нулевой выход которого подключен к первым входам седьмого и восьмого элементов И, второй вход которого подключен к выходу второго элемента НЕ, вход которого подключен ко второму входу седьмого элемента И и к первому управляющему выходу счетчика, выход восьмого элемента И подключен ко второму входу третьего эле-5 мента ИЛИ первой группы; выход седьмого элемента И подключен к входу шестого триггера, нулевой выход которого подключен ко второму входу первого элемента ИЛИ второй группы, а единичный выход подключен к первому входу пятого элемента ИЛИ первой группы, выход которого подключен к входу седьмого триггера, нулевой выход которого подключен к первым входам девятого и десятого элементов И, второй вход которого подключен к выходу третьего элемента НЕ, вход которого подключен ко второму входу девятого элемента И и к третьему входу блока, выход десятого элемента И подключен ко второму входу пятого элемента ИЛИ первой группы,выход девятого лемента И подключен к входу восьмого триггера, единичный выход седьмого триггера подключен к первым входам одиннадцатого,двенадцатого, тринадцатого и четырнадцатого элементов И, второй вход одиннадцатого элемента И подключен к первому входу блока, который подключен ко вторым входам тринадцатого и четырнадцатого элементов И,второй вход двенадцатого элемента И подключен ко второму входу блока, который подключен к третьим входам тринад- цатого и четырнадцатого элементов И, нулевой выход восьмого триггера подключен к первым входам пятнадцатого и шестнадцатого элементов И, второй вход которого подключен к выходу четвертого элемента НЕ, вход которого подключен ко второму входу пятнадцатого элемента И и ко второму управляющему выходу счетчика, информационные выходы которого подключены к шинам первого выхода блока, выход шестнадцатого элемента И подключен к третьему входу пятого элемента ИЛИ первой группы, выход пятнадцатого элемента И подключен к первому входу первого элемента ИЛИ первой группы, выход второго элемента ИЛИ первой группы подключен к входу девятого ,триггера, нулевой выход которого подключен к первым входам семнадцатого и восемнадцатого элементов И, второй вход. которого подключен к выходу пятого элемента НЕ, вход которого подключен ко второму входу семнадцатого элемента И и к третьему входу блока, выход семнадцатого элемента И подключен ко второму входу второго элемента ИЛИ первой группы, выход восемнадцатого элемента И подключен к входу десятого триггера, единичный выход девятого

7 91 I 5 триггера подключен к первым входам девятнадцатого, двадцатого, двадцать первого и двадцать второго элементов И, второй вход девятнадцатого элемента И подключен к перво- з му входу блока, который подклЮчен ко вторым входам двадцать первого и двадцать второго элементов И, второй вход двадцатого элемента И подключен ко второму входу блока, 10 который подключен к третьим входам

/ двадцать первого и двадцать второго элементов И, нулевой выход десятого триггера подключен к первым входам двадцать третьего и двадцать 15 четвертого элементов И, второй вход которого подключен к выходу шестого элемента НЕ, вход которого подключен ко,второму входу двадцать третьего элемента И, к первому уп- 20 равляющему выходу счетчика, выход двадцать четвертого элемента И подкл,учен к третьему входу втооого элемента ИЛИ первой группы, выход двадцать третьего элемента И под- 2s ключен к первому входу шестого элемента ИЛИ первой группы, выход которого подключен к входу одиннадцатого триггера, единичный выход которого подключен к первому входу седьмого 30 элемента ИЛИ первой группы, выход которого подключен к входу двенадцатого триггера, нулевой выход которого подключен к первым входам двадцать пятого и двадцать шестого элементов З5

И, второй вход которого подключен к выходу седьмого элемента НЕ, вход которого подключен ко второму входу двадцать пятого элемента И к третьему входу блока, выход двадцать шес- 40 того элемента И подключен ко второму входу седьмого элемента ИЛИ. первой группы, выход двадцать пятогр элемента И подключен к входу тринадца1 того триггера, единичный выход двенадцатого триггера подключен к первым входам двадцать седьмого и двадцать восьмого элементов И, вторые входы которых подключены к первому и второму входам блока соответственно, Ы нулевой выход тринадцатого триггера подключен к первым входам двадцать девятого и тридцатого элементоВ,И, второй вход которого подключен к вы. ходу восьмого элемента НЕ, вход ко- >5 торого подключен ко второму входу двадцать девятого элемента И и ко второму управляющему выходу счетчика, 19 . 8 выходы двадцать девятого и тридцатого элементов И подключены ко вторым входам первого,и шестого элементов ИЛИ первой группы соответственно, единичные выходы восьмого и тринадцатого триггеров подключены к первому и второму входам шестого элемента ИЛИ второй группы соответственно, выход которого подключен к входу вычитания единицы счетчика, вход прибавления единицы которого подключен к выходу седьмого элемента ИЛИ второй группы, первой и второй входы которого подключены к единичным выходам пятого и десятого триггеров соответственно, второй вход второго элемен- . та ИЛИ второй группы подключен к нулевому выходу одиннадцатого триггера, выходы первого и второго weментов ИЛИ второй группы подклочены ко второму выходу блока, выход де" вятнадцатого элемента И подключен ко вторым входам третьего и четвертого элементов ИЛИ второй группы, выход одиннадцатого элемента И под- . ключен к третьему входу третьего элемента ИЛИ второй группы, четвертый вход которого подклочен к выходу двадцать седьмого элемента И, третий вход четвертого элемента ИЛИ второй группы подключен к выходу тринадцатого элемента И, а четвертый вход подключен к выходу четырнадцатого элемента И, второй вход пятого элемента ИЛИ второй группы подключен к выходу шестого элемента И, выход двадцать первого элемента И подключен к первому входу восьмого элемента ИЛИ второй группы, второй вход которого подключен к выходу тринадцатого элемента И, выход двадцать второго элемента И подключен к первому входу девятого элемента ИЛИ . второй группы, второй вход которого подключен к выходу четырнадцатого элемента И, выход двадцать первого элемента И подключен к первому входу десятого элемента ИЛИ второй группы, второй вход которого подключен к выходу двадцать второго элемента

И, третий вход подключен к выходу одиннадцатого элемента И, а четвертый вход подключен к выходу двадцать седьмого элемента И, выход двенадцатого элемента И подключен к первому входу одиннадцатого элемента ИЛИ второй группы, второй выход которого подключен к выходу

91151 ; 10 двадцать восьмого элемента И,выходы первого и второго элементов ИЛИ второй группы подключены ко второму выходу блока, выходы четвертого и десятого элементов ИЛИ второй группы подключены,к третьему выходу блока, выходы пятого и одиннадцатого элементов ИЛИ второй группы подключены к четвертому выходу блока, пятый, шестой и седьмой выходы которого подключены к выходам девятого, восьмого и третьего элементов ИЛИ второй группы.

Кроме того, устройство содержит блок модификатора в состав которого входят элементы И и ИЛИ, причем первый вход первого элемента И подключен к первой шине первого входа управления блока, вторая шина которого подключена к .первым входам второго и третьего элементов И, третья шина— к первому входу четвертого элемен-, та И, вторая шина - к первым входам пятого и шестого элементов И, третья шина — к первому входу седьмого элемента И, четвертая шина — ко вторым входам второго и четвертого элементов И, пятая шина - ко вторым входам третьего и седьмого элементов И,шестая шина — ко второму входу пятого элемента И, седьмая шина - подключена ко второму входу шестого элемента И, третий вход второго элемента И подключен к первой шине второго входа управления блока, вторая шина которого подключена к третьим входам третьего и четвертого элементов И, третья шина — к третьему входу пятого элемента И, чвтвертая шина — к третьим входам шестого и седьмого элементов И, первый разряд информационного входа блока .подключен ко второму входу первого элемента И, второй разряд информационного входа блока подключен к четвертому входу второго элемента

И; четвертые входы третьего и четвертого элементов И подключены к третьему разряду информационного входа блока, четвертый разряд которого подключен к четвертому входу пятого элемента И, пятый разряд подключен к четвертым входам шестого и седьмого элементов И, выходы элементов И подключены ко входам элемента ИЛИ соответственно, выход которого подключен к выходу блока.

На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока мо$

io

1$

zo

2$

3$ юо

4$

$0

$$ дификатора; на фиг. 3 - схема блока управления.

Схема устройства (фиг.1) содержит регистр 1 данных, входную шину 2, первый коммутатор 3, сумматор 4,второй коммутатор 5, блок 6 модификатора, сдвиговый регистр 7, блок 8 синхронизации, содержащий битовый регистр 9, числовой регистр 10 и цифровой регистр 11, блок 12 констант, схему 13 сравнения, блок 14 управления с выходами-шинами 15-21 и входами-шинами 22-24.

Блок модификатора 6 предназначен для реализации сдвига числа, хранящегося в регигте 1, на произвольное число разрядов. Блок (фиг.2) содери-1 жит и + элементов И 25 (n - чис2 ло разрядов регистра (на фиг.1 n=5).

Выходы элементов И 25 соединены со входами элемента ИЛИ 26, выход которого является выходом блока модИфикатора. В качестве примера на рисунке представлена схема блока модификатора для 5-и разрядов. Четвертые входы. всех элементов И 25 соединены с выходом соответствующих разрядов регистра 1, причем с выходами каждого нечетного разряда, за исключением первого, соединены два элемента И.

Первые и вторые входы элементов И 25 соединены с выходными шинами 16 блока управления 14.

По шине 16 передается управляющий сигнал, обеспечивающий открывание одного из элементов И 25., осуществляющего подключение необходимого разряда регистра 1 через элемент

ИЛИ 26 к выходу блока модификатора.

Это соответствует сдвигу числа на определенное количество разрядов.

Третьи входы элементов И 25 соединены с выходами регистра синхронизации 11, что обеспечивает обнуление информации на выходе элемента ИЛИ 26 блока модификатора после прохождения через него старшего разряда числа.

Блок управления (фиг.3) содержит триггеры 27, соединенные последовательно через элементы ИЛИ 28.

Для формирования выходных сигналов используется элемент 29.

Для выполнения условных переходов и разветлений используются элементы И 30 и элементы НЕ.31. Счетчик 32 служит для выработки сигналов, поступающих на вход тора 6 (фиг.l) для ции, содержащейся в гистр 33 хранит код ляемой устройством.

91151 блока модификасдвига информарегистре 1. Рефункции, вычисПо шине 22 (фиг.l) на вход блока управления 14 поступает сигнал со схемы 13 сравнения. По шинам 23 и 24 поступают сигналы с выходов регистров 9 и 10 блока синхронизации 8.

Выход последнего разряда регистра

1 данных соединен с первым информационным входом сумматора. Второй информационный вход сумматора 4 соединен с выходдм коммутатора 3, первый информационный вход которого соединен с выходом блока 6 модификатора, соответствующие входы которого соединены с выходами разрядов регистра 1 данных, первым выходом блока 14 уп20 равления и выходами цифрового регистра ll блока 8 синхронизации. Вход регистра 1 данных соединен с выходом второго коммутатора 5, первый и . второй информационные входы которого соединены с внешним входом устройства и выходом сумматора 4 соответственно. Управляющий вход второго коммутатора соединен со вторым, выходом блока 14 управления. Первый

30 вход блока 12 констант соединен с первым выходом блока 14 управления, второй его вход соединен с выходами цифрового регистра 11 блока 8 синхронизации, третий выход блока 14 уп- З равления соединен с управляющим входом сумматора 4. Первый и второй входы блока 14 управления соединены с выходами битового регистра 9 и числового регистра 10 блока 8 синхро- 0 низации соответственно. Информационнйе входы схемы 13 сравнения соединены с выхддом сумматора 4, управляющие его входы - с выходом числового регистра 10 блока 8 синхронизации, а выход - с третьим входом блока 14 управления. Второй и третий информационные входы первого коммутатора 3 соединены соответственно с выходом предпоследнего разряда регист-Ю ра 1 данных и выходом сдвигового регистра 7, вход которого соединен с выходом блока 6 модификатора„ управ.ляющие входы первого коммутатора 3 соединены с четвертым, пятым, шестым 55 и седьмым выходами блока 14 управления. Выход блока 12 констант соединен с третьим информационным входом

9 !2 второго коммутатора 5, числовой регистр 10 блока 8 синхронизации включен между битовым 9 и цифровым 1! регистрами блока 8 синхронизации.

Устройство работает следующим образом.

Информация в регистр 1 заносится по входной шине 2, соединенной с первым информационным входом коммутатора . Этот регистр является динамическим,сдвиговым регистром и хранит три операнда. Одноименные разряды операндов располагаются в соседних разрядах регистра. Для определения положения информации в регистре 1 служит блок 8 синхронизации, который содержит битовый регистр 9, числовой регистр 10 и цифровой регистр 11.

Разрядность битового регистра 9 определятся количеством бит в цифре операнда (для десятичных цифр разрядность битового регистра равна четырем). Наличие единицы в первом разряде числового регистра 10 соответствует поступлению первого операнда на выход последнего разряда регистра 1 данных, наличие единицы во втором разряде числового регистра 10 соответствует поступлению второго операнда и т.д. Разрядность числового регистра 10 блока 8 синхронизации определяется количеством операндов, хранимых .в регистре 1 данных (B дан;ном случае она равна трем). Номера разрядов операндов, поступающих на выход последнего разряда регистра 1 данных, определяются состоянием цифрового регистра 11 блока 8 синхронизации.

Для обеспечения режима модификации используется блок 6 модификатора, на выходе которого вырабатывается информация, сдвинутая вправо на определенное количество разрядов относительно информации, содержащейся в регистре 1 данных. Величина сдвига определяется сигналом,поступающим с выходм 16 блока 14 управления. -Выход блока 6 модификатора используется для,модификации второго операнда сдвинутой информацией того же операнда. Выход сдвигового регистра 7 используется для модификации второго операнда сдвинутой информацией первого операнда. Модификация производится во время нахождения единицы во втором разряде числового регистра 10 блока 8 синхронизации.

9 14 ка 14 управления вырабатывается сигнал, обеспечивающий поступление информации с выхода регистра 1 данных через коммутатор,3 на вход сумматора

4. Одновременно на выходе 21 блока

l4 управления вырабатывается сигнал

"Сложение"..

В момент нахождения "1" в третьем разряде регистра 10 на выходе 20 блока 14 управления вырабатывается сигнал "1", при этом от младшего разряда третьего операнда отнимается единица. Процесс продолжается до обнуления младшего разряда псевдочастного - третьего операнда, расположенного в регистре 1 данных. Далее производится сдвиг первого и третьего операндов вправо и умножение на последующие цифры псевдочастного.

По окончании процесса псевдоумножения, Ь у содержится в регистре

1 данных на месте первого операнда.

Вычисление функции Р происхох дит аналогично вычислению функции

6И g с той разницей, что сначала производится, деление аргумента на константы вида 10 1п(1+10 ), а затем псевдоумножение с модификацией множимого.

При делении на константы в регистр 1 данных через коммутатор 5 из блока l2 констант заносится оче редная константа при вычислении каждой цифры частного. Процесс деления аналогичен описанному выше, только без модификации делителя.

Перед началом псевдоумножения в регистр 1 данных на место второго операнда записывается множимое по входной шине 2.

Далее выполняется процесс псевдоумножения, подобный приведенному выше- процессу умножения, только на каждом шаге выполняется модификация множимого аналогично описанной выше модификации делителя.

По окончании процесса псевдоумножения величина с содержится в рх регистре 1 данных на месте первого операнда.

При вычислении функции агейла х сначала выполняется процесс псевдоделения с модификацией делителя, а затем псевдоумножение íà KQHcTBHTH вида 10 arctic 10..

Перед началом псевдоделения делимое и делитель заносятся по входной шине 2 в регистр 1 данных на

13 91! 51

Вычисление функции юХ происходит следующим образом.

Сначала выполняется процесс псевдоделения первого операнда (делимого) на второй операнд (делитель) и модификация делителя. Для этого в момент, нахождения "1" в первом разряде числового регистра 10 на вход коммутатора 3 поступает сигнал с выхода 17 блока 14 управле- ð ния, обеспечивающий поступление информации с выхода регистра 1 данных, на вход сумматора 4 через коммутатор

3. Одновременно на выходе 21 блока

1 4 управления вырабатывается сигнал

"Вычитание", поступающий на управляющий вход сумматора 4. В момент нахождения "1" во втором разряде числового регистра !О выполняется модификация делителя, при этом на выходе 18 блока управления 14 вырабатывается сигнал, обеспечивающий поступление информации с выхода блока

6 модификатора через коммутатор 3 на сумматоре 4. Одновременно на выхо- де 21 блока 14 управления вырабатывается .сигнал "Сложение".

В момент нахождения "1" в третьем разряде числового регистра 10 на выходе 20 блока 14 управления вырабатывается сигнал, обеспечивающий прибавление "t" к младшему разряду третьего операнда (псевдочастотного).

Процесс вычисления цифры псевдочастного продолжается до тех пор,пока на выходе блока сравнения, соединенном со входом 22 блока 14 управления держится сигнал "1", который означает, что первый операнд (делимое) больше второго операнда (делителя). Чтобы выработать ука4О занный-сигнал, входы схемы 13 сравнения соединены с выходом сумматора

4 и выходом числового регистра 10 блока 8 синхронизации.

После вычисления цифры псевдочаст1S ного производится сдвиг влево.первого и третьего операндов, а затем вычисляется следующая цифра псевдочастного аналогичным образом. Далее выполняется процесс умножения констант вида 10» 1И (1+10 ) íà полученное псевдочастное (j — номер . разряда псевдочастного) . Для этого константа из блока 12 констант поступает на вход коммутатора 5. и далее в регистр l,äàííûõ на место второго операнда. При умножении на младшую цифру псевдочастного на выходе 17 бло15 9115 место первого и второго операндов соответственно. В момент нахождения

"1" в первом разряде числового регистра 10 на вход коммутатора 3 поступает сигнал с выхода 17 блока 14 управления, обеспечивающий поступление информации иэ регистра 1 данных на сумматор 4; одновременно на выходе 21 блока 14 управления вырабатывается сигнал "Вычитание". о

В момент нахождения "1" во втором разряде регистра 10 выполняется модификация делителя, при этом на выходе 19 блока 14 управления вырабатывается сигнал, обеспечивающий поступление информации с выхода сдвигового регистра 7 через коммутатор

3 на сумматор 4; одновременно на выходе 21 блока 14 управления вырабатывается сигнал "Сложение". В остальном процесс псевдоделения аналогичен описанному выше.

После получения псевдочастного выполняется псевдоумножение на константы вида 101 arctg 10 так же, как приведено выше для и Вычисление функции tgy происходит аналогично вычислению функции arctg X,, но в обратном порядке. сначала выполняется псевдоделение на константы, а затем псевдоумножение с модификацией множимого.

Модификация множимого при вычислении tg х отличается от модификации делителя тем, что одновременно с поступлением информации с выхода сдвигового регистра 7 через коммутатор 3 на сумматор 4, на выходе 21 блока 14 управления вырабатывается сигнал "Вычитание". По окончании псевдоумножения числа, отношение кою торых представляет собой величину

tg x, находятся на месте 1-го и 2-ro операндов соответственно.

Таким образом, предлагаемое уст- 45 ройство имеет более простую структуру, чем известное поскольку в нем устранены такие сложные узлы, как два регистра данных, коммутатор и блок модификатора, а также промежу- я точные триггеры. Схема сумматора так же упрощается, поскольку теперь его быстродействие совпадает с быстродействием регистра данных.

Организация процесса вычислений элементарных функций в виде двух последовательных этапов - псевдоделение и псевдоумножение — позво19 16 пяет повысить точность результата.Процесс псевдоумножения выполняется, начиная с младших разрядов, что приводит к меньшему накоплению ошибок. округления по сравнению с известным устройством.

Кроме того, преимуществом предлагаемого устройства является то,что процессы псевдоделения и псевдоумножения аналогичны обычным процессом деления и умножения. Это позволяет организовать блок управления данного устройства так же, как и блок управления для выполнения операций умножения и деления и без дополнительных аппаратурных затрат.

Формула изобретения I. Устройство для вычисления элементарных функций, содержащее блок синхронизации, включающий битовый, числовой и цифровой регистры, а также регистр данных, блок констант, блок модификатора, сумматор, два коммутатора и блок управления, выход последнего разряда регистра данных подключен к первому информационному входу сумматора, второй информационный вход которого подключен к выходу первого коммутатора, первый информационный вход которого подключен к выходу блока модификатора, информационные входы которого подключены к выодам разрядов регистра данных соответственно, вход первого разряда которого подключен к выходу второго коммутатора, первый информационный вход которого подключен к выходу сумматора, второй информационный вход подключен к информационной шине устройства, шины первого выхода блока управления подключены к шинам первых управляющих входов блоков модификатора и констант, шины вторых управляющих входов которых подключены к выходным шинам цифрового регистра блока синхронизации, выход блока констант подключен к третьему информационному входу второго коммутатора,. управляющий вход которого подключен ко второму выходу блока управления, третий выход которого подключен к управляющему входу сумматора, а первый и второй входы подключены к выходам битового и числового регистров блока синхронизации соответственно, о т л и ч а ю щ е е с я

17 9115 19 18 тем, что, с целью упрощения. устройства и повышения точности вычисления элементарных функций, оно содержит схему сравнения и сдвигов,ih регистр, причем выход предпоследнего разряда регистра данных подключен. ко второму информационному входу первого коммутатора, третий информационный вход когорого подключен к выходу сдвигового регистра, вход которого 1О второму входу третьего элемента И и к третьему входу блока, единичный выход четвертого триггера подключен к первым входам пятого и шестого элементов И, вторые входы которых подключены к первому и второму входам блока соответственно, выход пятого элемента И подключен к первым входам третьего и четвертого эЛементов ИЛИ второй группы, выход шесподключен к первому информационному входу первого коммутатора, первый, второй, третий и четвертый управляющие входы которого подключены к четвертому, пятому, шестому и седь- sS, того элемента И подключен к, первому входу пятого элемента ИЛИ второй группы, выход четвертого элемента И подключен к входу пятого триггера, нулевой выход которого подключен к мому выходам блока управления соответственно, выход сумматора подключен к первому входу схемы сравнения, второй вход которой подключен ко второму входу блока управления, третий 2в первым входам седьмого и восьмого элементов И, второй вход которого подключен к выходу второго элемента НЕ, вход которого подключен ко второму входу седьмого элемента И и элементов, И, второй вход двенадцатого элемента И подключен ко второму входу второй вход которого подключен к вы" ходу третьего элемента И, а выход блока, который подключен к третьим входам .тринадцатого и четырнадцатого элементов И, нулевой выход восьмого триггера подключен к первым входам подключен к входу четвертого триггера, нулевой выход которого подключен к первым входам третьего и четвертого зз элементов И, второй вход которого подключен к выходу первого элеменпятнадцатого и шестнадцатого элета НЕ, вход которого подключен ко ментов И, второй вход которого подвход которого подключен к выходу к первому управляющему выходу счетчисхемы сравнения. ка, выход восьмого элемента И подключен ко второму входу третьего эле2. Устройство по п.1, о т л имента ИЛИ первой группы, выход седьч а ю щ е е с я тем, ч1о, блок yn2s мого элемента И подключен к входу равления содержащий триггеры, первую шестого триггера, нулевой выход когруппу элементов ИЛИ, вторую группу торого подключен ко второму входу элементов ИЛИ, элементы И, элеменпервого элемента ИЛИ второй группы,а ты НЕ, счетчик и регистр, два входа единичный выход подключен к первому которого подключены к первому и втозо входу пятого элемента ИЛИ первой рому входам блока и к первым входам группы, выход которого подключен к первого и второго элементов И соответвходу седьмого триггера, нулевой вы ственно, вторые входы которых подклюход которого подключен к .первым вхочены к единичному и нулевому выходам девятого и десятого элементов И, дам первого .триггера соответственно, второй вход которого подключен к вывход которого подключен к выходу nep- >> ходу третьего элемента НЕ, вход котового элемента ИЛИ первой группы,вырого подключен ко второму входу деход первого элемента И подключен к вятого элемента И и к третьему входу входу рторого триггера, единичный блока, выход десятого элемента И поди нулевой выходы которого подключены к первым входам второго элемента ИЛИ 4В лючен ко втоРо У ходУ Я о первой группы и первого элемента ИЛИ мента ИЛИ первой группы, выход девятого элемента И подключен к входу второй группы соответственно, выход восьмого триггера, единичный выход второго элемента И подключен к первому входу третьего элемента ИЛИ перседьмого триггера подклочен к первым вой группы, выход которого подключен 4s ходам оди надцатого, д тринадцатого и четырнадцатого элеменк входу третьего триггера, нулевой и единичный выходы которого подключены o ", второй вход одиннадцатого элек первым входам второго элемента ИЛИ мента И подключен к первому входу второй группы и четвертого элемен- блока, который подключен ко вторым та ИДИ первой группы соответственно, 50 входам тРинадцатого и четыРнадцатого

911519

20 ключен к выходу четвертого элемента НЕ, вход которого подключен ко второму входу пятнадцатого элемента И и ко второму управляющему выходу счетчика, информационные выходы которого подключены к шинам первого выхода блока, выход шестнадцатого элемента И подключен к третьему входу пятого элемента ИЛИ первой группы,выход пятнадцатого элемента И подключен 10 к первому входу первого элемента ИЛИ первой группы, выход второго элемента ИЛИ первой группы подключен к входу девятого триггера, нулевой выход которого подключен к первым входам 15 семнадцатого и восемнадцатого элементов И, второй вход которого подключен к выходу пятого элемента НЕ, вход которого подключен ко второму входу семнадцатого элемента И и к третьему 20 входу блока, выход семнадцатого злемемта И подключен ко второму входу второго элемента ИЛИ первой группы, выход восемнадцатого элемента И подключен к входу десятого триггера, 25 единичный выход девятого триггера подключен к первым входам девятнадцатого, двадцатого, двадцать первого и двадцать второго элементов И,второй вход девятнадцатого. элемента И подключен к первому входу блока, который подключен ко вторым входам двадцать первого и двадцать второго элементов И, второй вход двадцатого элемента И подключен ко второму входу блока, который подключен к третьим входам двадцать первого и двадцать второго элементов И, кулевой выход десятого триггера подключен к первым входам двадцать третьего и двадцать четвертого элементо