Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советсиик

Сецивпистичесиик

Республии

<и! 918975

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к авт. свид-ву— (22) Заявлено 15. 08. 80 (21) 2976600/18-24 (53)M. Кл.

G 11 С 29/00 с присоединением заявки М (23) Приоритет (Ъаударствеииы11 камитет

СССР ко делам иаабретеиий и аткрытий

Опубликовано 07. 04. 82. Бюллетень М 13

Дата опубликования описания 07. 04. 82 (53) УДК681.327 (088. 8) (72) Авторы изобретения

1О.Ф.Пермяков и Б.И.Рачков (7l ) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАИЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля блоков, памяти,. содержащее генератор тактовых импульсов, триггер неисправности, блок сравнения, элементы И, элемент задержки и элемент

ИЛИ (11.

Недостатками этого устройства являются большие аппаратурные .затраты и низкая достоверность контроля.

Наиболее близким к предлагаемому по технической сущности к изобретению является устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, триггер неисправности, блоки сравиения, элементы И, элемент задержки, элемент

ИЛИ, датчик случайных чисел, регистр, адреса, регистр эталона, блок ввода, триггер режима, причем выход генератора тактовых импульсов соединен с первым входом первого элемента

И, второй вход которого соединен с °

2 выходом триггера неисправности, выход первого элемента И соединен с первым входом контролируемого блока памяти, выход которого соединен с первым входом блока сравнения, выход блока сравнения соединен с первым входом второго элемента И, выход которого соединен с нулевым входом триггера неисправности, вход

"Пуск" устройства соединен с первым входом элемента ИЛИ и с единичным входом триггера неисправности, выход элемента задержки соединен с первым входом третьего элемента И, выход которого соединен с вторым

13 . входом элемента ИЛИ, выход первого элемента И соединен с первыми входами датчика случайных чисел и блока ввода, второй вход которого соеди.нен с выходом элемента ИЛИ, а выход

20 с входом датчика случайных чисел, с входами регистра адреса, регистр эталона и триггера режима, единичный выход триггера режима соединен

3 9189 с первым входом четвертогр элемента И, выход которого соединен с вторым входом контролируемого блока памяти, третий вход которого соединен с выходом датчика случайных чисел и с первым входом второго блока сравнения, второй вход которого соединен с выходом регистра адреса, а выход - с вторыми входами четвертого и второго элемента И и с вхо- 1о дом элемента задержки, выход регистра эталона соединен с вторым входом блока сравнения и с четвертым входом объекта контроля, нулевой выход триггера режима соединен с третьим входом второго элемента И, а выход триггера неисправности — с вторым входом третьего элемента И (2).

Недостатком этого устройства является невысокая надежность, так как оно не позволяет при небольших аппаратурных затратах обеспечить контроль блоков памяти в полном объеме на максимальной частоте с возможностью многократного чтения или записи в любую ячейку.

Цель изобретения — повышение надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержашее генератор тактовых импульсов, триггеры, схемы сравнения, датчик случайных чисел, регистр адреса, регистр эталонных данных блок ввода данных перУ

35 вый элемент задержки, элемент ИЛИ и элементы И, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого подключен к первому входу второго элемента И и выходу первого триггера, нулевой вход которого соединен с выходом третьего элемента И, первый вход которого подключен к выходу первой схе, 45 мы сравнения, второй вход — к выходу второй схемы сравнения, первому входу четвертого элемента И и входу пер. вого элемента задержки, выход которого соединен с вторым входом второго элемента И, выход которого под50 ключен к первому входу элемента ИЛИ, второй вход которого соединен с единичным входом первого триггера, а выход — с первым входом блока ввода . данных, третий вход третьего элемента И подключен к нулевому выходу второго триггера, единичный выход которого соединен с вторым входом чет75 ф вертого элемента И, а вход - с входами регистров адреса и эталонных дан« ных, первым входом датчика случайных чисел и выходом блока ввода даннь:х, выход регистра адреса подключен к первому входу второй схемы сравнения, выход первого элемента И соединен с вторым входом блока ввода данных и является первым выходом, а выход четвертого элемента И вЂ” с вторым выходом каждого устройства, выход. датчика случайных чисел подключен к второму входу второй схемы сравнениЯ и является третьим выходом устройства, а выход регистра эталонных данных. соединен с первым входом первой схемы сравнения и является четвертым выходом устройства, вторые входы первой схемы сравнения и элемента ИЛИ .являются соответственно первым и вторым входами устройства, введены второй элемент задержки, третий и четвертый триггеры, пятый, шестой и седьмой элементы И, причем вход третьего триггера подключен к выходу блока ввода данвых, а нулевой выход к первому входу пятого элемента И, второй вход которого соединен с выхоpî÷ второй схемы сравнения и первым входом шестого элемента И, выход которого подключен к входу второго элемента задержки, выход которого соединен с нулевым входом четвертого триггера, единичный вход .которого подключен к выходу пятого элемента

И, а выход - к третьему входу второго элемента И, второму входу шестого элемента И и первому входу седьмого элемента И, второй вход которого соединен с выходом первого элемента И, а выход — с вторым входом датчика случайных чисел.

На чертеже изображена структурная схема предлагаемого устройства, Устройство содержит проверяемый блок 1 памяти, первый элемент И 2, генератор 3 тактовых импульсов, первую схему 4 сравнения, блок 5 ввода данных, элемент ИЛИ 6, датчик 7 случайных чисел, вторую схему 8 сравнения, регистр 9 адреса, второй 10 и третий !1 элементы И, первый элемент 12 задержки, четвертый элемент

И 13, регистр 14 эталонных данных, первый 15 и второй 16 триггеры, второй элемент 17 задержки, третий триггер 18, пятый 19 и шестой 20 элементы И, четвертый триггер 21 и седьмой элемент И 22. На чертеже тролируемого блока 1 памяти импульс на выходе элемента И 11 отсутствует, триггер 15 сохраняет состояние

"1" (" исправно" ), импульсом с выхо-, да схемы 8 сравнения, задержанным элементом 12, запускается блок 5, 5 9189 обозначен также второй вход 23 уст-, ройства, предназначенный для подачи команды "Пуск"., Устройство работает следующим образом. 5

Контрольная информация для проверки блока памяти находится в блоке 5. Перед началом работы из блока, 5 записывается в датчик 7 информация с максимальной емкости контро- 10 лируемого блока 1 памяти.

По команде "Пуск", поступающей через элемент ИЛИ 6 на блок 5, производится запись эталонного кода в регистр 14 и соответствующего ему 15 адреса в регистр 9. Триггер 16, определяющий режим работы устройства, устанавливается в положение "l (запись) или "О" (считывание), а триггер 16 - в исходное состояние щ

"1". В устройстве осуществляется режим однократного либо многократного чтения и записи в любую ячейку (режим "долбения") при контроле всего объема памяти на максимальной ча- 2» стоте, для чего триггер 18 устанав" ливается в состояние "О" (режим од нократный) либо в состояние "1" (режим "многократныи) . Затем срабатывает элемент И 2, и импульсы с ге- зо нератора 3 поступают на входы контролируемого блока 1 памяти, блока

5 и датчика 7, Датчик 7 начинает работать в циклическом режиме, выдавая коды от,0 до М макс. (где И 010 35, " максимальная емкость блока l памяти), 1Коды с датчика 7 в виде адреса пост и,пают на контролируемый блок 1 памяти и схему сравнения.8. Нри несовпадении кодов, поступающих из регистра 9 и 4О датчика 7, производится считывание

Информации с регенерацией из ячейки контролируемого блока 1 памяти с адресом, соответствующим коду на выходе датчика 7.

В момент совпадения кодов датчика

7 и регистра адреса 9 появляется импульс на выходе схемы сравнения 8,. по которому в зависимости от соСтояния триггера 16 и. триггера 18 срабатывают элементы И 19 и 20, элемент И 11 либо 13. Если триггер 18 находится в состояние " 1", появляется импульс на выходе элементов И 19 и 20, Триггер 21 устанавливается в "1" на вход

55 линии 17 задержки поступает импульс, а элемент И 20 закрывается. После срабатывания триггера 21 закрываются также входы элементов И !О и 22. Если

5 6 триггер !6 находится в состояние

"1", импульс с выхода элемента И !3 переписывазт содержимое регистра 14 в ячейку блока 1 памяти с адресом, соответствующим коду на выходе регистра 9.

Если триггер 16 находится в "0", появляется импульс на выходе элемента И 11. Режим записи или чтения будет, повторяться до тех пор, пОка импульсом с выхода линии 17 задержки триггер 21 не установится на "0" и откроег элемент И 10 для прохождения импульсов запуска блока 5 с линни задержки 12 через элемент ИЛИ 6 и откроет элемент И 22 для прохождения тактовых импульсов в датчик 7.

Количество обращений к блоку памяти определяется элементом 17 задержки.

При состоянии триггера 18 в "О" а триггера 16 в состояние "1", появляется импульс на выходе элемента

И 13 и содержимое регистра 14 запи" сывается в ячейку блока памяти с ад-. ресом, определяемым кодом на регистре 9, затем импульсом с выхода схемы 8 сравнения, задержанным элементом 12„запускается блок 5, и в регист1 ры 9 и 14, а также в триггер 16 записывается новая информация. Если триггер 16 находится в состояние "g" появляется импульс на выходе элемента И 11.

При несовпадении информации регистра 14 и контролируемого блока 1 памяти триггер 15 устанавливается в состояние "О" (" Неисправно" ) и с помощью элемента И 2 запрещает прохождение тактовых импульсов, а с помощью элемента И 10 блокирует запуск блока 5 задержанным импульсом с выхода схемы сравнения 9. При этом по состоянию выходов контролируемого блока 1 памяти, регистров 9 и 14 и датчика 7, можно определить номер неисправностей ячейки, номера разрядов с неправильной информацией и характер отказа .в блоке 1 памяти.

Для продолжения проверки необходимо подать команду "Пуск". При совпадении информации регистра 14 и кон7 9189 и в регистрй 9 и 14 и в триггер 16 записывается новая информация.

Таким образом наличие в устройстве второго элемента 17 задержки, триггеров 18 и 21, элементов И 19, 20 и 22 позволяет осуществлять режим "долбления", т.е. многократного чтения или записч в любую ячейку памяти в автоматическом режиме, при проверке всего объема памяти на мак- 10 симальной частоте.

Технико-экономическое преимущество предлагаемого устройства заключается в более высокой, по сравнению с прототипом, надежности устройства.

Формула изобретения

Устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, триггеры, схемы сравнения, датчик случайных чисел, регистр адреса, регистр эталонных дан- 2S ных, блок ввода данных, первый элемент задержки, элемент ИЛИ и элементы И, причем выход генератора тактовых импульсов соединен с первым вхо . дом первого элемента И, второй вход Зо которого подключен к первому Входу второго элемента И и выходу первого триггера, нулевой вход которого соединен с выходом третьего элемента И, первый вход которого подключен к выходу первой схемы сравнения, второй вход - к выходу второй схемы сравнения, первому входу четвертого элемента И и входу первого элемента задержки, выход которого соединен с вторым входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с единичным входом первого триггера, а выход — с первым входом блока ввода данных, третий вход тре-. тьего элемента И подключен к нулевому выходу второго триггера, единич" ный выход которого соединен с вторым, входом четвертого элемента И, а вход75 8 с входами регистров адреса и эталонных данных, первым входом датчика случайных чисел и выходом блока ввода данных, выход регистра адреса подключен к первому входу второй схемы сравнения, выход первого элемента

И соединен с вторым входом блока ввода данных и является первым выходом, а выход четвертого элемента. И вЂ” с вторым выходом устройства, выход датчика случайных чисел подключен к второму входу второй схемы сравнения и является третьим выходом. устройства, а выход регистра эталонных данных соединен с первым входом первой схемы сравнения и является четвертым выходом устройства, вторые входы первой схемы сравнения и элемента ИЛИ являются соответственно первым и вторым входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности., оно содержит второй элемент задержки, третий и четвертый триггеры, пятый, шестой и седьмой элементы И, причем вход третьего триггера подключен к выходу блока ввода данных, а нулевой выход — к первому входу пятого элемента И, второй вход которого соединен с выходом второй схемы сравнения и первым входом шестого элемента И, выход которого подключен к входу второго элемента задержки, выход которого соединен с нулевым вхоДом четвертого триггера, единичный вход которого подключен к выходу пятого элемента И, а выход — к третьему входу второго элемента И, второму входу шестого элемента И и первому входу седьмого элемента И, второй вход которого соединен с выходой первого элемента

И, а выход — с вторым входом датчика случайных чисел.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ф 238236, кл. G 06 F 11/00, 1967.

2. Авторское свидетельство СССР

1Ф 610180, кл. G 06 F 11/00, 1976 (нрототип).

918975

Составитель Т.Зайцева

Редактор И.Тыкей Техред И, Гайду Корректор М,Пожо

Закаэ 2149 34 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Б"35, Раушская наб,:д. ÉÔ5

Филиал ППП "Патент,. r. Ужгород, ул Проектная, 4