Каскад программируемого делителя частоты

Каскад программируемого делителя частоты

Иллюстрации

Показать все

Реферат

 

O Il И C A H И Е „„gag()gi

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДИ ЕЛЬСТВУ

Союз Советских

Социалистических

Респубпнн (6l ) Дополнительное к авт. свид-ву(22) Заявлено 29. 05. 80 {21) 2932699/18-21 с прнсоеанненнем заявки Й(23)Приорнтет(5l)N. Кл.

Н 03 К 23/00

Ркударствснныб квинтет

СССР ав делан нзабретеннй н открытнй (53) УДК621. 375. .32(088.8) Опубликовано 07.04.82. Бюллетень М13

Дата опубликования описания 07, 04. 82

) C .

4

» ь °,-,.. -

II

1 . . "5ЙИО 1 ЯКА

{22) Автор изобретения

А,С.Сидоров (21) Заявитель (54) КАСКАД ПРОГРАММИРУЕМОГО ДЕЛИТЕЛЯ ЧАСТОТЫ

Изобретение относится к импульсной технике и может быть использовано в цифровых синтезаторах частоты.

Известен каскад делителя частоты с переменным коэффициентом деления, содержащий блок счета, вход которого через первый инвертор подключен к клемме входного сигнала, вентили записи кода, триггер памяти, триггер записи, расширитель выходных импуль» сов, входы которого подсоединены к выходам блока счета 11, Недостатком известного устройст" ва является относительно низкое быстродействие, так как вход блока счета связан с клеммой входного сигнала через инвертор, задериивакщий входной сигнал на некоторую конечную вели чину, Наиболее близкий по технической сущности к предлагаемому делитель, содержащий блок счета, вход которого подключен к клемме входного сигнала, вентили записи кода, первые входы которых подключены к клеммам управ-, ляющего кода, а выходы соединены с входами установки блока счета, триггер памяти, входы первоГо плеча ко" торого подключены к клеммам импульс5 ного и потенциального сигналов, а выход соединен с первым входом эле" мента совпадения, остальные входы которого подсоединены к выходу вентиля а записи кода в триггер младшего разряда блока счета и выходам блока счета, триггер записи, первый вход которого соединен с выходом элемента совпадения и входом второго плеча триггера памяти, второй вход подсоединен к

4. первому выходу триггера младшего разряда блока счета, а выход соединен со вторыми входами вентилей записи кода, причем третий вход вентиля эа" . писи кода в триггер младшего разряда блока счета подсоединен к второму выходу триггера младшего разряда блока счета, и расширитель выходных импульсов, выполненный на триггере

3 91909 и элементе задержки, вход и выход которого соединены соответственно с выходом и первым входом триггера, второй вход которого подключен к выходу триггера старшего разряда 5 блока счета f2) .

Недостатком известного устройства является невозможность его использования в качестве старшего каскада в многокаскадном программируемом дели- 36 теле частоты, так как известное включение триггера записи позволяет получить минимальный коэффициент деления, равный двум.

Цель изобретения - расширение 15 функциональных возможностей каскада

1программируемого делителя частоты.

Поставленная цель достигается тем, что в каскад программируемого делителя частоты, содержащий блок счета, вход которого подключен к клемме входного сигнала, вентили записи кода, первые входы которых подключены к клеммам управляющего кода, а выходы >5 соединены с входами установки блока счета, триггер памяти, входы первого плеча которого подключены к первой клемме импульсного и к клемме потенциального сигналов, а выход соединен с первым входом первого элемента совпадения, остальные входы которого подсоединены к выходам блока счета, триггер записи, первый вход которого соединен с выходом первого элемента

35 совпадения и входом второго плеча триггера памяти, а выход соединен с вторыми входами вентилей записи кода, причем третий вход вентиля записи кода в триггер младшего разряда блока счета подсоединен к выходу триггера младшего разряда блока счета, и расширитель выходных импульсов, вход которого подсоединен к выходу, триггера старшего блока счета, а вы45 ход " к клемме выходного сигнала введены второй элемент совпадения и вентиль запрета записи кода, входы кеторого подсоединены к выходу триггера записи и к соответствующим клеммам управляющего кода, а выход сое50 динен через первый элемент совпадения с первым входом триггера записи, второй вход которого подсоединен к второй клемме импульсного сигнала и к выходу второго элемента совпадения, первый вход которого подключен к клемме входного сигнала, а остальные входы подсоединены к выходам триггера записи и триггера младшего разряда блока счета.

Каскад дополнительно содержит элемент ИЛИ, входы которого соединены с клеммами управляющего кода и с клеммой поенциального сигнала, а выход соединен с клеммой потенциального сигнала младшего каскада делителя.

Дополнительный вход второго элемента совпадения соединен с выходом заема триггера младшего разряда.

На чертеже представлена схема каскада программируемого делителя частоты.

Каскад содержит блок 1 счета, выполненный на триггерах 2-5, расширителе 6 импульсов, инверторе 7 и вентиле 8 обратной связи, один из входов которого подсоединен к клемме

9 управляющего сигнала; вентили 10-13 записи кода, первые входы которых подключены к клеммам 14-17 управляющего кода, а выходы соединены с входами установки блока счета, триггер

18 памяти, вход первого плеча которого подключен к первой клемме 19 импульсного сигнала, а второй вход этого плеча — к клемме 20 потенциального сигнала и первому входу элемента

ИЛИ 2 1, остальные входы которого подключены к клеммам 14-17, а выход соединен с клеммой 22 потенциального сигнала младшего каскада делителя, выход триггера 18 памяти соединен с первым входом первого элемента 23 совпадения, остальные входы которого подсоединены к выходам блока счета и выходу вентиля 24 запрета записи кода, триггер 25 записи, первый вход которого соединен с выходом первого элемента 23 совпадения и входом второго плеча триггера 18 памяти, второй вход подсоединен к второй клемме 2б импульсного сигнала, выходу младшего каскада делителя и выходу второго элемента 27 совпадения, первый вход которого соединен с клеммой 28 выходного сигнала и входом блока счета, второй вход — с выходом триггера 25 записи, с вторыми входами вентилей

10-13 и первым входом вентиля 24, второй и третий входы которого подключены к клеммам 14 и 15, третий вход второго элемента 27 совпадения соединен с третьим входом вентиля

10 и выходом триггера 2, второй выход которого соединен с четвертым входом второго элемента 27 совпадения, расширитель 29 выходных импуль2$

5 9190 сов, выполненный на триггере 30 и элементе 31 задержки, вход которого подключен к выходу триггера 3С и клемме 32 выходного сигнала, а выход соединен с первым входом триггера 30, s второй вход которого подключен к выходу триггера 5 старшего разряда блока счета, инверсный выход триггера

30 соединен с клеммой 33 инверсного выходного сигнала. 0

Указанная схема предназначена для реализации на ее основе многокаскадного программируемого делителя частоты, причем она используется как в качестве первого, так и второго и lS всех последующих каскадов делителя частоты. Для этого клемма 28 первого каскада делителя соединена с входом программируемого делителя частоты, клемма 26 — с выходом программируе- 20 мого делителя, элемент ИЛИ 21 и сигнал с его выхода не используются, клеммы 28, 26 и 22 каждого последующего каскада соединены с клеммами

32, 19 и 20 предыдущего каскада, в старшем каскаде делителя клемма 19 соединена с клеммой 33, клеммы 14-17 каждого каскада соединены с соответствующими входами управляющего кода программируемого делителя частоты, 30 а клемма 20 старшего каскада делителя соединена с входом старшего разряда управляющего кода делителя частоты, клеммы Я всех каскадов соединены с входом управляющего сигнала програм- з> мируемого делителя частоты.

Устройство работает следующим образом.

В исходном состоянии на клеммы

14-1) управляющего кода подан двоичный код числа К. Триггеры 2-5 блока счета находятся в состоянии, соответ=твующем прямой записи двоичного кода числа К, причем К меньше М, где М - модуль пересчета блока счета.4

В отсутствии сигнала на клемме 9 модуль пересчета блока счета равен 16, при подаче сигнала на клемму 9 модуль пересчета равен 10. Сигналы на клеммах 19 и 20 отсутствуют. Триггер 2j записи и триггер 10 памяти находятся в нулевом состоянии. Вентили записи кода и оба элемента совпадения закрыты.

Первые К входных импульсов в первом неполном цикле пересчета устанавливают триггеры 2-5 в нулевое состояние. Первый входной импульс в следующем полном цикле пересчета установли91 6 вает триггеры блока 1 счета в состояние, соответствующее двоичной записи числа М-1. Одновременно сигнал заема с выхода триггера 5 поступает на вход расширителя 29 выходных импульсов, и на его выходе формируется импульс, длительность которого равна =умме величин задержки переключения триггера 30 задержки прохождения выходного, сигнала через элемент 31 задержки и обратного переключения триггера 30 в первоначальное состояние.

После прихода M входных импульсов в первом полном цикле пересчета триг. геры блока 1 счета вновь устанавливаются в нулевое состояние. Далее . процесс пересчета на М повторяется до тех пор, пока 6ohee старшие каскады многокаскадного программируемого делителя частоты не завершает цикл деления.

Процесс окончания цикла деления и установка каскада программируемого делителя частоты в исходное состояние осуществляюся следующим образом.

После поступления на вход каскада делителя первого входного импульса в последнем цикле пересчета на М расширитель 29 формирует последний выходной импульс, который устанавливает более старший каскад делителя частоты в исходное состояние, пройдя через его второй эл ент совпадения. возвращается на клемму 19 рассматриваемого каскада делителя и устанавливает триггер

18 памяти в единичное состояние.

После прихода M-2 входных импульсов в последнем цикле пересчета на

M триггер 3 блока 1 счета устанавливается в единичное состояние, а триггеры 2, 4 и 5 - в нулевое, что соответствует двоичной записи числа .2.

При этом íà всех входах элемента 23 совпадения присутствуют разрешающие его срабатывание логические уровни.

Сигнал с выхода элемента 23 совпадения переключает в единичное состояние триггер записи и возвращает в нуле-. вое состояние триггер памяти, так как к этому моменту прекращается воздействие сигнала обратного заема на его первое плечо. В свою очередь, соответствующий логический уровень с выхода триггера 18 памяти возвраща ет в первоначальное состояние элемент 23 совпадения, . Сигнал с выхода триггера 25 записи пос-упает на вторые входы всех вентилей записи кода ° Однако в ис919091 8 ходное состояние, соответствующее двоичной записи числа К, устанавливаются только триггеры 4 и 5.

Следующий входной импульс устанавливает триггер.2 в единичное состояние, при этом триггер 3 установится в нулевое состояние только s том случае, если в соответствии с кодом числа К на вход триггера 3 не воздействует сигнал установки в единичное состояние. Если длительность входного импульса превышает время переключения триггера 2 в единичное состояние, то на выходе второго элемента 27 совпадения в момент действия входного импульса появляется сигнал, который нарушает работу каскада делителя частоты. Чтобы повысить работоспособность устройства, необходимо запретить преждевременное срабатывание второго элемента 27 совпадения.

Для этого в момент переключения триггера младшего разряда блока 1 счета в единичное состояние с его второго выхода на четвертый вход второго weмента 27 совпадения поступает сигнал заема и предотвращает его срабаты1 вание.После переключения триггера 2 в единичное состояние соответствующий логический уровень с его выхода поступает на третий вход второго элемента 27 совпадения и на третий вход вентиля 10 и разрешает их срабатывание.

Последний входной импульс последнего цикла пересчета на М установливает в нулевое состояние триггер 2 только в том случае, если число К четное, в противном случае сигнал, поданный наего вход с выхода вентиля 10, препятствует переключению триггера младшего разряда в нулевое состояние. . Одновременно последний входной импульс поступает на вход второго элемента 27 совпадения, и сигнал с его выхода, воздействуя на второй вход триггера 25 записи, возвращает триггер 25 в нулевое состояние.

Если в соответствии с управляющим кодом более старшие каскады делителя не участвуют в процессе деления, то на клемму 20 рассматриваемого каскада делителя частоты с выхода элемента ИЛИ 21 более старшего каскада поступает потенциальный сигнал, удерживающий триггер

18 памяти в единичном состоянии.При этом импульс заема на выходе триггера 5 не возникает, и выходные импульсы не формируются.

В момент установки исходного состояния каскада делителя частоты при коэффициенте деления, равном трем, триггер младшего разряда блока счета находится в неопределенном состоянии, и на выходе его нулевого плеча присутствует логический уровень, разрешающий повторное срабатывание элемента 23 совпадения. Предотвращение сбоя каскада делителя при коэффициенте деления, равном трем, когда на клемме 20 присутствует потенциальный сигнал и триггер 18 памяти находится в единичном состоянии, осуществляется сигналом, который поступает с выхода вентиля 24 запрета на вход элемента 23 совпадения и запрещает его срабатывание.

При реализации коэффициента деления, равного единице, триггер младшего разряда блока счета находится в неопределенном состоянии, и на выходах его нулевого и единичного плеча присутствует логический уровень, разрешающий срабатывание элемента

23 совпадения и второго элемента 27 совпадения. В результате этого, на выходе триггера 25 записи постоянно присутствует сигнал установки каскада делителя в исходное состояние, и каждый входной импульс проходит через второй элемент 27 совпадения и поступает на клемму 2б импульсного сигнала младшего каскада делителя.

Формула изобретения

1. Каскад программируемого делителя частоты, содержащий блок счета, вход которого подключен к клемме входного сигнала, вентили записи кода, первые входы которых подключены к клеммам управляющего кода, а выходы соединены с входами установки блока счета, триггер памяти, входы первого плеча которого подключены к первой клемме импульсного .и к клемме потенциального сигналов а выход соединен с первым входом первого элемента совпадения, остальные входы которого подсоединены к выходам блока счета, триггер записи, первый вход которого соединен с выходом первого элемента совпадения и входом второго плеча триггера памяти, а выход соединен с вторыми входами вентилей записи кода, причем третий вход вентиля записи кода в триггер младцего разряда блока счета подсоединен к выходу триггера младшего разряда блока счета, и расширитель выходных импульсов, вход которого подсоединен к выходу триггера старшего разряда блока счета, а выход — к клемме выходного сигнала, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены второй элемент совпадения и вентиль запрета записи кода, входы которого подсоединены к выходу триггера записи и к соответствующим клеммам управляющего кода, а выход соединен через первый элемент совпадения с первым входом триггера записи, второй вход которого подсоединен к второй клемме импульсного сигнала и к выходу второго элемента совпадения, первый вход которого подключен к клемме входного сигнала а остальные входы подключены

19091 10 к выходам триггера записи и триггера младшего разряда блока счета.

2. Каскад по и. 1, о т л и ч а юшийся тем, что он дополнительно содержит элемент ИЛИ, входы которого соединены с клеммами управляющего кода и с клеммой потенциального сигнала, а выход соединен с клеммой потенциального сигнала младшего каскада делителя.

3. Каскад по пп. 1 и 2, о т л ич а ю шийся тем, что дополнительный вход второго элемента совпадения соединен с выходом заема !

5 триггера младшего разряда.

Источники информации, принятые во внимание при экспертизе

1. Пейнов М.Л., Качалуба В.С., 20 Рыжкова А.В. Цифровые делители частоты на логических элементах. N., "Энергия", 1975, с. 115, рис.5-14.

2. Авторское свидетельство СССР по заявке и 2877598/18-21, 30.01.80.

919091

Составитель А. Левненко

Техред M. Тепер Корректор A ференц

Редактор А. Лежнина

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 2162/40 Тираж 954 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7i(-35, Раушская наб., д. 4/5