Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Ю. Л. И аськив, ° p (1

Ордена Ленина Институт кибернетики АН Укреянак@Д СОР и Киевское отделение Всесоюзного Государственного ордена

Ленина и ордена Октябрьской Революции проектного института

"Теплозлектропроект" (7I ) Заявители (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

k-1 и = 31og г «1 1

Изобретение относится к вычисли тельной технике и может быть использовано при построении арифмети-:еских устройств ЦВИ.

Известны устройства для умножения чисел с фиксированной запятой в позиционной системе счисления.

Такие устройства содержат регистр множимого, регистр множитепя, сумматор (1 и (2) .

Наиболее близким к предлагаемому является устройство для умножения чисел с фиксированной запятой в позиционной системе счисления, содержащее регистры множимого и множителя, регистр произведения, сумматор, блок управления, причем выходы регистров множимого и произведения соединены Со входами сумматора, выход которого соединен со входом регистра произведения И.

Однако оно не позволяет выполнять операцию умножения чисел с фиксированной запятой в позиционных избыточных (r k) — системах счисления, использование которых позволяет повышать быстродействие операционных устройств за счет исключения переноса через несколько разрядов при суммировании. Известное устройство для умножения не может быть использовано для умножения чисел с фиксированной запятой в позиционных избыточных (г, k) системах счисления потому, что его структура и принцип действия не учитывают специфики представления в таких системах счисления чисел с фиксированной запятой.

Эта специфика состоит в том, что между перлой значащей цифрой числа и запятой записывается п1 нулей, причем где 1й1. — идентификатор округления

t до ближайнего целого значения. В избыточных позиционных (г, k) — cHc

920705 темах счисления при некоторых значениях цифры первого значащего разряда в том случае, когда укаэанные нули в представлении гисла отсутствуют, может оказаться, что заданное число нельзя представить дробью, десятичный эквивалент которой меньше единицы. Применение указанной формы представления чисел как раз и гарантирует, что заданное число всегда представляется дробью с десятичным эквивапентОМ, мЕИВШИМ Еднницы. В тoM случае, когда представление некоторого числа в (r, k) системе счисления не удовлетворяет указ анно))у требоиа)гию (между первой э на чащей IIIII)p o?I и 3 анитой 3 «писано п-3. и нулей, гце П, = jpO ),,- над э гим

1Ip едст авлени ем должн а выполнят ься операция коррекции, называемая информационной раз грузк ой, Пус тb например, множимое А и множитель В представлены в Позиционной избыточной (4, 10) системе счисления. Предположим, что они имеют значения соответственно

А(,, ) =-0,099 и B(I,2))1=0,099, а результат

Р(), g)=0 133221. Применительно к рас(II,III)

-10, g сматриваемому примеру AI= I О ) -1=1, и, следов ат ельно, форма представления полу ченногс результата требует коррекций. Значение первой знача-f щей цифры результата 1 г, можно представить в следующем э квива.-2лентном виде: г г . С;.едовательно для первых двух =.,начащих цифр мож-2 -2 но записать I r +3 г =г. г +3 г

=(г 3) — 4г, Таким образом, результат Р умножения чисел А и В в позиционной избыточной (г, k) — системе счисления представлен в такой эквивалентной форме Р=0,07322 \, для которой. условие и, выполняется.

Проверка: PI,io =0,133221

Рч а =0 073221

PI)I =225/4. 096

Рю =225 /4. 096

В общем случае операция,информационной раз груз ки выполняет ся в соответствии с формулой (х -> ) А (х1 +

+r}, где i — номер разряда, над которым вь)полняется операция разгрузки, При выполнении операции информационной разгрузки может оказаться, что В результате сложения значения спецуюшего за разгружаемым раэря/ дом со значением г этот разряд 1нусть егo HoM pp j+1 ) — приним ) ет э начение больIII«e, чем к-1, Панример нри выполнении информационной раз груз ки в числе йч )и =0, 163, п,(=1 получено значение втoporo значащего разряда, равное 4+ 6= 10 " к- 1, что недопу стимо. В этом случае поступают так.

Сначала выполняют информационную разгрузку разряда, следующего за старшим значащим разрядом, подлежащим разгрузке (номер этого разряда j+1) и уже после этот.о разгружают собственно старший значащий разряд (с номером )). Папример, имеет число

=0,163 - 0,157 - 0,097. В этом примере символом )> обозначе)га пара разрядов, над которыми выполняется операция ииАОрмационной раэгру.

Kli

1(еJlbli) изобретения BB i)iP roя pасширение функциональных возможностей за счет реализ ации умножения в поэициОИИОЙ избытОчнОй ) Г k) систе ме счисления.

Поставленная цель достигается тем, что устрОЙство для умножения, .содержащее реги тр Miioz

СОЕДИНЕНЫ С ВЫХОДОМ РЕГИСТР а мНОЖИ мого и первым вь)ходом регистра произведения, первый информационный вход которогр соединен с выходом сумматора, устройство содержит блок информационной разгрузки, реверсивный счетчик циКлов, счетчик гактов, схему сравнения количества тактов, узел выдачи разряда, причем второй выход регистра произведения соединен с информационным входом блока информационной раз груз си, выход младшего раэ. ряда регистра множителя соединен с информационным эходом узла выдачи разряда, управляющий вход которого соединен с первым выходом блока управления, а выход соединен с первым входом схемы ср; внения количества тактов, второй вход которой соеди нен с выходом счетчика тактов, первый выход схемы сравнения количества тактов соединен с управляющим входом регистра множимого, первым уп— равлякщим входом регистра произ ведения и первым Входом блока управления, второй выход которого соединен с управляющим входом сумматс ра, 920705 венно с первым и вторым входами реверсивного счетчика номера разрядов информационной разгрузки, первый, второй и третий выходы когорого соединены соответственно с первым информационным входом узла анализа, вторым управляющим входом первого коммутатора и вторым управляющим входом второго коммутатора, первый выход накапливающего одноразрядного сумматора по модулю k соединен со вторым информационным входом узла анализа, первый, второй и третий выходы реверсивного счетчика соединены соответственно с третьим и четвертым информационными входами узла анализа и первым информационным входом второго коммугатора, второй информационный вход которого соединен со вторым выходом накапливаюц его одноразрядного сумматора по модулю k второй вход которого соединен с выходом узла выдачи, управляющий вход блока соединен с третьим входом узла местного управления, первый выход схемr сравнения соединен с управляющим входом регистра информационной разгрузки и управляющим выходом блока, второй выход схемы сравнения соединен с четвертым входом учла местного управления, выход второго коммутатора соединен со в-.орым информационным входом регистра информационной разгрузки, информационный вход узла. выдачи соединен со входом постоянного значения r, управляющий вход узла выдачи соединен с третьим выходом узла местного управления, второй информационный вход схемы срав" нения соединен со входом постоянного значения 0

Узел анализа содержит четыре схемы сравнения, гри элемента И, три элемента ИЛИ, причем первый и второй входы первой схемы сравнения соединены соответственно с третьим входом узла и входом постоянног6 значения 0", первый и второй входы второй схемы сравнения соединены соответственно со вторым входом уэлг и входом постоянного значения k-1-r

;первый вход третьей схе ы сравнения второй и третий управляющие входы регистр» произведения соединены соответственно с третьим и четвертым выходами блока управления, второй выход схемы сравнения количества тактов соединен с управлякиц4м входом регистра множителя, четвертым управляющим входом регистра произведения и первым входом счетчика тактов, второй и третий входы, которого сое- 10 динены соответственно с пятым и шестым выходами блока управления, седьмой выход которого соединен с первым входом реверсивного счетчика циклов, второй вход которого соединен 15 со вторым выходом схемы сравнения количества тактов, первый, второй и третий выходы реверсивного счетчика циклов соединены соответственно со вторым и третьим входами блока уп- 20 равления и управляющим входом блока информационной разгрузки, информационный и управляющий выходы которого соединены соответственно со вторым информационным входом регистра произ-25 ведения и четвертым входом блока управления, пятый .вход которого соединен с управляющим входом устройства, выход индикации которого соединен с восьмым выходом блока управления. 5ä

Блок информационной разгрузки содержит узел местного управления, узел анализа, реверсивный счетчик номера разрядов информационной разгрузки, реверсивный счетчик, накапливающий одноразрядный сумматор по модулю k узел выдачи, схему сравнения, регистр информационной разгрузки, первый и второй коммутаторы, причем первый информационный вход регистра информаци-4< оннои разгрузки соединен с информационным входом блока, первый, второй и третий выходы регистра информационной разгрузки соединены соответственно с информационным выходом бло-45 ка, первым информационным входом схемы сравнения и информационным входом первого коммутатора, первый и второй выходы которого соединены с первыми входами соответственно реверсивного счетчика и накапливающего одноразрядного сумматора по модулю первый, второй, третий, четвертый и пятый выходы узла местного управления соединены соответственно

55 с первым управляющим входом второго коммутатора, управляющим Входом узла анализа, вторым входом реверсивного счетчика, первым управляющим входом перно о коммутатора и управляющим Входо:5 с;с. мы cpавнения q первый и второй выходы узла анализа соединены соответственно с первым и вгорым входами узла местного управления, третий и четвертый выходы узла анализа соединены соответст920705 соединен с выходом первого элемента

И, второй и третий входы третьей схемы сравнения соединены соответственно с первым входом узла и входом постоянного значения " ", первый вход четвертой схемы сравнения соединен с первым выходом третьей схемы сравнения, второй и третий входы четвертой схемы сравнения соединены соответственно с четвертым входом узла и входом постоянного значения k-1-r первые входы второго и третьего элел!ентов И соединены с управляющим входом узла, первые выходы первой и второй схем сравнения соединены 15 со входами первого элемента И, вторые выходы первой и второй схем сравнения соединены со входами первого элемента ИЛИ, первый выход четвертой схемы сравнения соединен со вто- 2ц рым входом третьего элемента И, вторые выходы третьей и четвертой схем сравнения соединены со входами второго элемента ИЛИ, выход первого элемента ИЛИ соединен со вторым входом 25 второго элемента И и первым входом третьего элемента ИЛИ, второй вход которого соединен с первым выходом четвертой схемы сравнения, выходы второго и третьего элементов И соеди- щ нены соответственно с третьим и четвертым выходами узла, выходы второго и третьего элементов ИЛИ соединены соответственно с первым и вторым выходами узла. Узел местного управления содержит элементы И, ИЛИ и задержки, причем первый вход элемента HJIH соединен с третьим входом узла, а выход — со входом первого элемента задержки, выход которого „о соединен с пятым выходом узла и вхоli,oM второго элемента задержки, выход которого соединен с первым вхоцом первого элемента И, второй вхоц которого соединен с четвертым входом узла, а выход — с четвертым выходом луэла и входом третьего элемента задержки, выход которого соединен с, первыми входами второго и третьего элементов И, второй вход второго элемента И соединен с первым входом узла, а выход — со вторым выходом узла и через четвертый элемент задержки — со вторым входом элемента

ИЛИ, второй вход третьего элемента

И соединен со вторым входом узла, а выход — с третьим выходом узла и входом пятого элемента задержки, выход которого соединен с первым выходом узла и входом шестого элемента задержки, выход которого соединен с третьим входом элемента ИЛИ.

Блок управления содержит усилители-формирователи, элементы И, ИЛИ и задержки, причем вход первого усилителя-формирователя соединен с пятым входом блока, а выход — со вторым третьим, пятым, седьмым выходами блока и входом первого элемента задержки, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с первым выходом блока, а входом второго элемента задержки, выход которого соединен с первыми входами первого, второго и третьего элементов И, вторые входы которых соединены соответственно с первым, вторым и третьим входами блока, выход первого элемента И соединен с шестым выходом блока и через третий элемент задержки — со вторым входом элемента ИЛИ, третий вход которого соединен с выходом второго элемента

И, выход третьегс элемента И соединен с четвертым выходом блока, четвертый вход которого соединен со входом второго усилителя-формирователя, выход которого соединен с восьмым выходом блока.

На фиг. приведена структурная схема устройства для умножения, на фиг, 2 — структурная схема блока информационной разгрузки, на фиг. 3 функциональная схема узла анализа блока информационной разгрузки, на фиг. 4 — функциональная схема узла местного управления блока информационной разгрузки, на фиг. 5 — функциональная схема блока управления устройства умножения.

Устройство для умножения содержит регистр произведения 1, сумматор 2, регистр множимого 3, регистр множителя 4, блок управления 5, узел выдачи разряда 6, блок информационной раз груз ки 7,, реверсивный счетчик циклов 8, счетчик тактов 9, схему сравнения количества тактов !

О, .канал !1, соединяющий выход регистра произведения с информационньы входом блока информационной разгрузки 7, канал !2, соединяющий выход регистра прсизведения с первым информационным входом сумматора

2, канал 3 соединяющий выход сумматора 2 с первым информационным входом регистра произведения 1, канал !

4, соединяющий инфоомапионный выход

9 920 регистра множимого 3 со вторым информационным входом сумматора 2, канал 15, соединяющий первый выход схемы сравнения количества тактов 10 с управляющим входом регистра множимого 3, канал 16, соединяющий выход узла выдачи разряда 6 с первым входом схемы сравнения количества тактов 10. канал 17, соединякиций выход счетчика тактов 9 со вторым входом схемы сраа-!0 нения количества тактов 10, канал 18 соединяющий второй выход схемы сравнения количества тактов 10 с первым входом счетчика тактов 9, канал 19, соединяющий первый выход схемы сравнения количества тактов 10 с первым управляющим входом регистра произведения I, канал 20, соединяющий первый выход схемы сравнения количества тактов 10 с первым входом блока уп 0 равления 5, канал 21, соединяющий первый выход блока управления 5 с управляющим входом узла выдачи разряда 6, канал 22, соединяющий второй выход блока управления 5 с управляю щим входом сумматора 2, канал 23, соединяющий третий выход блока управления 5 со вторым управляющим входом регистра произведения I канал

24, соединяющий четвертый выход блока управления 5 с третьим управляющим входом регистра произведения I канал 25, соединякиций пятый выход блока управления 5 со вторым входом счетчика тактов 9, канал 26, соеди35 няющий шестой выход блока управления

5 с третьим входом счетчика 9, канал

27, соединяющий информационный выход блока информационной разгрузки 7 со вторым информационным входом регист-40 ра произведения I, канал 28, соединяющий седьмой выход блока управления 5 с первым входом счетчика циклов 8, канал 29, соединяющий первый выход реверсивного счетчика циклов

8 со вторым входом блока управления

5, канал 30, соединяющий второй выход реверсивного счетчика циклов 8 с третьим входом блока управления 5, канал 31, соединяющий третий выход pei0 версивного счетчика циклов 8 с управляющим входом блока информационной разгрузки 7, канал 32, соединяющий управляющий выход блока информационной разгрузки 7 с четвертым вхо- . дом блока управления 5, канал 33, S5 соединяющий второй выход схемы сравнения количества тактов О со вторым входом счетчика циклов 8, канал 34, 705 lO соединяющий второй выход схемы сравнения количества тактов 10 с четвертым управляющим входом регистра произведения 1, канал 35, соединяющий ° второй выход схемы сравнения количества тактов 10 с управляющим входом регистра множителя 4, канал 36, соединяющий выход регистра множителя 4 с информационным входом узла выдачи разряда 6, канал 37, соединяющий управляющий вход устройства с пятым входом блока управления 5, канал

38, соединяющий восьмой выход блока управления 5 с выходом индикации. устройства. Регистры 3 и 4, а также сумматор 2 имеют по л . а регистр

1-2п М-ичнйх разрядов. Счетчик тактов

9 содержит ) )a, g (двоичных разрядов, а реверсивный с летчик циклов 8 3 ka);tll. двоичных разрядов. Узел выдачи 6 пред" ставляет собой набор элементов И, на первые входы которых подается двоичное представление k-ичного разряда, а на вторые входы - управляющий сигнал.

Блок информационной разгрузки содержит узел местного управления 39, узел анализа 40, реверсивный счетчик номера разрядов информационной разгрузки 41, реверсивный счетчик 42, накапливающий одноразрядный сумматор 43 по модулю k узел выдачи 44, схему сравнения 45, регистр информационной разгрузки 46, первый коммутатор 47, второй коммутатор 48, канал 49, соединяющий первый выход узла местного управления 39 с первым управляющим входом второго коммутатора 48, канал 50, соединяющий второй выход узла местного управления 39 с,управляющим входом узла анализа 40, канал 51 соединяющий третий выход узла местного управления 39 с управляющим входом узла выдачи 44, канал 52, соединяющий четвертый выход узла местного управления 39 с первым управляющим входом первого коммутатора 47, канал 53, соединякиций пятый выход узла местного управления 39 с управляющим входом схемы сравнения 45, каналы 54 и 55, соединяющие первый и второй выходы узла анализа 40 соответственно с первым и вторым входами узла местного управления 49, каналы 56 и 57, соединякицие третий и четвертый выходы узла анализа 40 соответственно с первым и вторым входами счетчи920705

I2 ка 41, канал 58, соединяющий первый выход реверсивного счетчика 41 с первым информационным входом узла анализа 40, канал 59, соединяющий второй выход реверсивного счетчика

41 со вторым входом первого коммутатора 47, канал 60, соединяющий информационный вход узла выдачи 44 со входом постоянного значения "r" канал 61, соединяющий третий выход )О узла местного управления 39 со вторым входом реверсивного счетчика 42, канал 62, соединяющий выход узла выдачи 44 со вторым входом сумматора

43, канал 63, соединяющий второй вы- 15 ход сумматора 43 со вторым входом второго коммутатора 48, канал 64, соединяющий первый выход сумматора 43 со вторым информационным входом узла анализа 40, каналы 65, бб и 67, соеди- 2g няющие первый, второй, третий выходы реверсивного счетчика 42 соответственно с третьим информационным входом, узла анализа, четвертым информационным входом узла анализа, первым вхо-25 ,дом второго коммутатора 48, канал 68, соеднняющии выход второго коммута тора 48 со вторым входом регистра

46, канал 69, соединяющий первый выход первого коммутатора 47 с первым в содом реверсивного счетчика 42, канал 70, соединяющий второй выход первого коммутатора 47 с первым выходом, сумматора 43, канал 71,, соединяющий второй выход регистра 46 с

35 первым входом схемы сравнения 45, канал 72, соединяющий третий выход регистра 46 с входом первого коммутатора 47, канал 73, соединяющий первый выход схемы сравнения 45 с управляющим входом регистра 46, канал 74, соединяющий вход постоянного значения "0" со вторым входом схемы сравнения 45, канал 75, соединяющий второй выход схемы сравнения

45 с четвертым входом узла местного управления. 39, канал 76, соединяющий третий выход реверсивного счетчика 41 со вторым управляющим вхо" дом второго коммутатора 48.

Реверсивный счетчик 41 содержит

ФВ. двоичных разрядов. Реверснвный счетчик 42 содержит go/1 I! 5 двоичных разрядов. Регистр 46 содержит 2п

k-ичных разрядов

Узел анализа 40 содержит первую

55 схему сравнения 77, вторую схему сравнения 78,, элемент И 79, элемент ИЛИ RO, элемент И 81, элемент

И 82, третью схему сравнения 83, четвертую с. ему сравнения 84, эле— мент ИЛИ 85, элемент ИЛИ 86, канал

87у соединяющии ВКОд пОстояннОГО значения "нуль" со вторым входом первой схемы сравнения 77, канал 90, соединяющий первый выход первой схемы сравнения 77 с первым входом эле" мента И 79, канал 91, соединяющий второй выход первой схемы сравнения

77 со вторым входом элемента ИЛИ 80, канал 92, соединяющий вход постоянного значения k-I-г со вторым входом второй схемы сравнения 78, канал

93,. соединяющий первый выход второй схемы сравнения 78 со вторым входом элемента И 79, канал 94, соединяющий второй выход второй схемы сравнения 78, с первым входом элемента

ИЛ1! 80, канал 95„ соединяющий выход элемента ИЛИ 80 со вторым входом элемента И 81, канал 96, соединяющий выход элемента ИЛИ 80 с первым входом элемента ИЛИ 86, канал 97, соединяющий выход элемента И 79 с первым входом третьей схемы сравнения 83, канал 98, соединяющий вход постоянного значения 1 с третьим входом третьей схемы сравнения 83, канал 99, соединяющий первый выход третьей схемы сравнения 83 с первым входом четвертой схемы сравнения 84, канал 100, соединяющий первый выход схемы сравнения 84 со вторьм входом элемента

ИЛИ 86, канал 101, соединяющий первый выход схемы сравнения 84 со вторым входом элемента И 82, канал 102, соединяющии вход постоянного значения

"k-1-r" с третьим входом схемы сравнения 84, канал 103, соединяющий второй выход третьей схемы сравнения 83 со вторым входом элемента ИЛИ 85, канал !04, соединяющий второй выход четвертой схемы сравнения 84 с первым выходом элемента ИЛИ 85.

Узел местного управления 39 содержит элемент ИЛИ 105, элемент задержки 106, элемент задержки 107 элемент

И !08, элемент задержки 109, элемент

И 110, элемент задержки 111 элемент

И I !2,,элемент задержки 113, элемент задержки 114, канал 115, соединяющий выход элемента ИЛИ 105 с входом элемента задержки 106 канал 116 соединяющий выход элемента задержки 106 с входом элемента задержки 10?, канал

Il7 соединяющий выход элемента зацержки 107 с первым входом элемента

И 108, канал 118 соединяющий выход

920705 метическога устройства, в котором применяется в качестве отдел ного функционального блока предлагаемое устройство. управляющий сигнал, приходящий по входному каналу 37, запускает в работу блок управления 5.

Процесс умножения двух и-разрядных чисел, представленных k "ичными кодами в избыточной (r, k) - системе счисления, ь общем случае состоит из собсгвенно операции умножения этих чисел и коррекции результата, связанной с выполнением операции информационной разгрузки. Собственно операци,r умножения выполняется за и циклов. В каждом очередном цикле множимое умножается на соответствующий i-й (i=1,2,...,n) разряд множителя, Цикл реализуется эа +1 тактов, где (— цифра разряда множителя с номером .. В первом такте каждого цикла из блока управления

5 по каналу 21 на узел 6 подается управляющий сигнал. Под действием этого сигнала значение последнего разряда регистра множителя 4 по каналу 36 через узел 6 подается на схему сравнения количества тактов 10.

На второй вход схемы 10 по каналу

17 подается значение кода, хранящегося в счетчике тактов 9. Если коды не совпадают, то на выходе схемы сравнения 10 появляется сигнал, который по каналам 15 и 19 поступает на управЛяющие входы регистров множимого 3 и произведения 1 соответственно. Под действием этого сигнала из регистров 3 и по каналам 14 и 12 соответственно на сумматор 2 подаются коды множимого и частичного произведения. Результат суммирования с выхода сумматора 2 по каналу 13 передается в регистр произведения 1. Одновременно с поступлением сигналов на регистры 3 и 1 сигнал с выхода схемы сравнения количества тактов 10 поступает также по каналу 20 на первый вход блока управления 5. Под действием этого сигнала в блоке 5 формируется управляющий сигнал, поступающий по каналу 26 на счетчик тактов 9 и увеличивающий его значение на единицу. В случае, когда коды не совпадают, на этом выполнение первого такта заканчивается. Операции, аналогичные операциям при реализации первого такта, продолжаются до тех йор, пака не совпадут коды, поступающие с выходов узла 6 и счетчика 9 на элемент» И 108 с входом элемента эацержки 109, канал 119, соединяющий выход элемента задержки 10Э с первым входом элемент» И 110, канал 120, соединяющий выход элемента задержки

103 с первым входом элемента И 112 канал 121, соединяющий выход элемента И 110 с входом элемента задержки ill канал 122, соединяющий выход элемента задержки 111 с первым вхо" 1О дом элемента ИЛИ !05 канал 123, соединяющий выход элемента И !.12 с входом элемента задержки 113, канал 124, соединяющий выход элемента задержки 113, с входом элемента задержки

114, канал 125, соединяющий выход элемента задержки 114 с третьим входом элемента ИЛИ 105.

Блок управления 5 содержит усилители-формирователи 126 и 134, элементы задержки 127, 129 и 131, элемент ИЛИ 128, элементы И 130, 132 и 133, канал 135, соединяющий выход усилителя 126, с входом элемента задержки 127, канал 136, соединяющий д выход элемента задержки 127 со вторым входом элемента ИЛИ 128, канал 137, соединяющий выход элемента ИЛИ 128 с входом элемента задержки 129, каналы 138, 139 и 140, соединяющие выход элемента зацержки 129 соответственно со вторыми входами элементов И !30, 132 и 134, канал !41, соединяющий выход элемента И 130 с входом элемента задержки 131, ка- 35 нал 142, соединяющий выход элемента задержки 131 с первым входом элемента ИЛИ 128, канал 143, соединяющий выход элемента И 143 с третьим входом элемента ИЛИ 128. В исходном состоянии в регистре множителя 4 находится k-ичный код множителя. В ре— гистре множимого 3 — k-ичный код множимого. Регистр произведения 1, сумматор 2, счетчик тактов 9 установленыв

45 нулевое состояние сигналами, поступающими с блока управления 5 по каналам

23, 22 и 25 соответственно. Под действием управляющего сигнала, поступающего с блока управления 5 по канагу 28 в реверсивный счетчик 8 записыS0 вается число и.

Работа устройства для умножения начинается с момента поступления управляющего сигнала по каналу 37 уст- . ройства. В качестве такого сигнала может быть использован, например, управляющий сигнал, формируемый в центральном устройстве управления арифl5

920705

16 входы схемы сравнения количества тактов 10, т. е.. столько раз,, чему равно значение f, очередной цифры множителя, К тактов очередного цикла одинаковы. 1+! такт цикла выполняется, когда коды, поступающие на входы схемы сравнения 10 совпадают.

Если значение очередной цифры множителя равно нулю, то выполняется ,только этот такт. В этом случае со второго выхода схемы сравнения 10 по каналам 18, 35, 34 и 33 на входы счетчика тактов 9, регистров и 1, а также реверсивного счетчика циклов 8 соответственно, поступает управляющий сигнал. Под действием этого сигнала счетчик 9 устанавливается в состояние нуль, содержимое регистра множителя 4 и регистра произведения 1 сдвигается на один разряд вправо, значение реверсивного счетчика циклов 8 уменьшается на единицу. На этом выполнение )-ro (1=1,2,...,п) цикла собственно операции умножения заканчивается. При выполнении циклов с номерами (1-n" 1) з начение счетчика 8 не становится . равным нулю после их окончания. В этом случае с первого выхода счетчика 8 по каналу 29 в блок управления 5 поступает сигнал, под действием которого выполняется =ледующий цикл собственно операции умножения. После окончания последнего

r-ro цикла собственно операции умножения значение счетчика 8 становится равным нулю. В этом же случае со второго выхода счетчика 8 по каналу 30 в блок управления 5 поступает сигнал, в ответ на который блок управления выдает управляющий сигнал по каналу 24. Под действием этого сигнала код регистра произведения 1, где находится результат собственно умножения по каналу ll, передается в блок информационной разгрузки. Одновременно с передачей сигнала по каналу 30, с третьего выхода реверсивного счетчика циклов 8 по каналу 31 в блок информационной разгрузки 7 поступает сигнал, инициирукщий начало коррекции кода собственно умножения.

В блоке информационной разгрузки

7 код результата собственно умноже-" ния аналиэиуется с целью установления соответствия формы представ- ления результата и формы представпекин чисел с фиксированной запятой в позиционной избыточной (r, k) системе счисления. Соответствие заключается в наличии п4 нулей между положением запятой и первым ".начащим разрядом результата. Если соответствие устанавливается, операция информационной разгрузки над результатом собственно умножения не вь,полняется.

Сигнал сортветствия из блока 7 по каналу 32 постучает на блок 5 и свидетельствует о завершении операции умножения с Результат умножения этих двух чисел находится в регистре произведения l . Если же соответствие не устанавливается, "a в блоке ин- формационной разгрузки 7 над резуль. татом собственно умножения осуществляется операция информационной разгрузки, пока результат HE станет соответствовать форме представления чисел с фиксированной запятой в позиционной избыточной (r, k) системе счисления. Скорректированный результат умножения с блока информационной раз груз ки 7 по каналу 27 поступает в регистр произведения l.

Одновременно с блока информационной разгрузки 7 по каипу 32 в блок уп-" равления 5 поступает сигныч об окончании операции умножения, Блок информационной разгрузки 7 работает такВ исходном состоянии в регистре информационной раз груз ки 46 находится код результата выполнения собственно операции умножения. Реверсивный счетчик 42 и накапливаюиц и однораз— рядньп сумматор по модулю k 43 находится в нулевом состоянии. В реверсивный счетчик номера разрядов информационной раз груз ки 41 з анесен код 1 ".

По первому сигналу управляющему, поступающему с узла местного управления 39 по каналу 53 на схему сравнения 45, происходит сравнение старших разрядов регистра 4б, поступающих на схему сравнения 45 по каналу 71, с кодом нуля, поступающего на схему сравнения 45 по каналу 74, Если 0 старших разрядов имеют нулевые значения, то с первого выхода схемы сравнения 45 по каналу 73 на регистр 4б пост-, пает сигнал, под действием которого код с регистра 4б по каналу 27 передается в регистр произведения 1. Этот код и является окончательным кодом результата выполl7

920 705

40 нелия операции умножения. Одловременно с сигналом, передаваемым по каналу 73. по каналу 32 поступает сигнал в блок управления 5 и свидетель-. ствует об окончании операции умножения. Если же и! старших разрядов не равны нулю то в этом случае со второго выхода схемы сравнения 45 в узел местного управления 39 по каналу 75 поступает сигнал о неравен- !0 стве кодов поступающих на входы схе) мы сравнения 45. По этому сигналу из узла местного управления 39 по каналу 52 выдается управляющий сигнал, разрешающий перецачу 1-го и

35 (i+1)-го разряцов регистра 46 через первый коммчтатор 47 в реверсивный счетчик 42 и накапливающий сумматор 43. Номер i ãî разряда определяется кодом, хранящимся в счетчике 41., Поскольку информационная разгрузка начинается с первого и второго разрядов, то начальное значение счетчика 41 равно единице. Значение счетчика 41 по каналу 59 посту- 5 пает на коммутатор 47, разряд регистра 46 с номером l; через коммутатор 47 по каналу 69 поступает в реверсивный счетчик 42, а разряд с номером i+1 через коммутатор 47 по каналу 70 поступает в сумматор

43. Значение разрядов с номерами

i+1, хранящиеся в счетчике 42 и сумматоре 43 соответственно, анализируются в устройстве анализа 40.

При этом для работы блока информа35 ционной разгрузки существенное значение имеют два случая: значение разряда с номером с равно нулю, либо значение разряда с номером i+1 превышает значение k-1-r, значение разряда с номером i не равно нулю. а значение разряда с номером 1+1 не превышает значение k-1-r. В первом случае дальнейшая работа блока

g5 информационной разгрузки состоит в следующем. Сигнал с первого выхода узла анализа 40 по каналу 55 поступает на первый вход узла местного управления 39. Под действием этого сигнала в узле местного управления

39 формируется сигнал, который по каналу 50 поступает на управляющий вход узла анализа 40. В узле 40 формируется сигнал, поступающий по каналу 56 на первый вход счетчика 41 и увеличивающий его значение на единицу. На этом такт работы блока информационной разгрузки заканчивает" ся. Увеличение содержимого счетчика

4l на единицу означает, что в следующем такте работы блока информационной разгрузки анализируются значе ния разрядов регистра 46 со сдвиroM вправо на единицу. Во втором случае дальнейшая работа блока информационной разгрузки зависит, вопервых от значения кода, хранящегося в счетчике 41. Именно если в этом счетчике записан код единицы, то в блоке реализуется операция информационной разгрузки. Если же код в счетчике 41 отличен от кода единицы, то в этом случае работа блока информационной разгрузки определяется еще соотношением между значением 1-го разряда и величиной k-1-г.

При их равенстве значение счетчика

41 уменьшается на единицу и работа с очередными разрядами регистра информационной разгрузки заканчивается. Если этн значения не равны, то над разрядами с номерами и i+1 выполняется информационная разгрузка.

Информационная разгрузка выполняется так. Из узла анализа 40 по качалу

54 на второй вход узла местного управления 39 поступает сигнал начала разгрузки. По действием этого сигнала в узле 39 вырабатывается два последовательно формируемых управляющих сигнала. Первый управляющий сиг" нал по каналам 61 и 51 поступает на вторые входы реверсивного счетчика 42 и схелы И 44 соответственно, По действием этого сигнала в реверсивном счетчике 42 и накапливающем сумматоре 43 выполняется операция информационной разгрузки по формуле (х -1) Л (х +1+г) где х, х. + - значение i-гo и (i+1)-ro разрядов, идентификатор операции коньинкции (данном случае оз начает одновременность); r — основание используемой позиционной избыточной (r, k) системы счисления. Значение r на вход сумматора 43 подается по каналу 62 с выхода узла 44. Второй управляющий сигнал по каналу 49 поступает на второй коммутатор 48. Под действием этого сигнала вновь полученные значения i-го и (i+1)-го раэ" рядов иэ счетчика 42 и суммат ора 43 по каналам 67 и 63 соответственно через коммутатор 48 передаются по каналу 68 в регистр информационной разгрузки 46. На этом очередной такт работы блока информационной раэгрч "

920705

20 ки заканчивается. При равенстве э на" чений i-го разряда и величины

1-г" в случае, когда в счетчике 41 хранится код, отличный от единицы, в узле анализа 40 вырабатываеrся сигнал, который по каналу 55 передается на первый вход узла местного управления 39. 11од действием этого сигнала в узле формируется соответствующий управляющий сигнал. Он пе- 10 редается по каналу 50 на узел анализа 40. Под его действием в узле

34 формируется сигнал, который по каналу 57 поступает на второй вход счетчика 41 и уменьшает его значение fs на единицу. На этом очередной такт работы блока информационной разгрузки э аканчивает ся. Слецующий т акт работы блока информационной разгрузки начинается с выработки узлом мест-yg ного управления 39 управляющего сигнала, который по каналу 53 передается на вход схемы сравнения 45; Номера разрядов, подлежащих информационной разгрузке, определяются зна- д чением кода, хранимого в реверсивном счетчике 41. Блок информационной разгрузке работает до тех пор, пока п старших разрядов регистра 46 не имеют нулевых значений. Когда и, разрядов имеют нулевые значения, с первого выхода схемы сравнения 45 по каналу 73 на регистр 46 поступает сигнал, под действием которого код с регистра 46 по каналу 27 передается, в регистр произведения 1. Этот код и является окончательным кодом результата операции умножения. Одновременно с сигналом. передаваемым по каналу 73, по каналу 32 поступает сиг,о нал в блок управления 5 (фиг, 1) и с видет ел ь ст ву ет об окончании операции умножения. Работа узла анализа

40 заключается в формировании всех условий, необходимых для работы блока информационной разгрузки. Сравнение i -го разряда -с постоянным значением 0 осуществляет первая схема сравнения 77. Сравнение (1+1)-го разряда с постоянным значением "k