Устройство для защиты памяти

Устройство для защиты памяти

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт.. свид-ву— (22) Заявлено 16.07.80 (21) 2961514/18-24 (51) М. Кл.

G 11 С 29/00 с присоединением заявки №вЂ”

Гееудлрственнмй клмлтет

СССР (23) Приоритет—

Опубликовано 15.04.82. Бюллетень № 14

Дата опубликования описания 25.04.82 (53) УДК 681.327 (088.8 ) но делам нзебретеннй. и лтлрмтий (72) Автор изобретения

А. А. Борискин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ЗАЩИТЫ ПАМЯТИ

Изобретение относится к запоминающим устройствам и может быть использовано при создании многопроцессорных вычислительных систем.

Известно устройство для защиты памяти, содержащее регистры границ защиты и схему сравнения (1).

Недостатком этого устройства является низкая надежность при применении его в многопроцессорной вычислительной системе. о

Наиболее близким к предлагаемому техническим решением является устройство для защиты памяти, в котором реализован метод защиты памяди по ключам, содержащее накопитель ключей защиты памяти, подключай- 15 ный к адресному входу устройства, регистр защиты, подключенный к информационному входу устройства, и узел формирования сигнала «Ключ процессора равен ключу памяти» (2).

Недостатком этого устройства является низкая надежность, так как при применении его в многопроцессорных вычислительных системах оно не обеспечивает защиты памя,ти.

Цель изобретения — повышение надежности устройства

Поставленная цель достигается тем, что в устройство для защиты памяти, содержащее накопитель ключевой информации, входы которого являются адресными входами устройства,. первый регистр ключевой информации, входы которого являются инфор.мационными входами устройства,. и первый компаратор, входы которого подключены соответственно к выходам накопителя ключевой информации и первого регистра ключевой информации, введены второй регистр ключевой информации, второй- компаратор, элементы И, элемент ИЛИ и элемент ИЛИ—

НЕ, причем входы второго компаратора подключены соответственно к выходам накопителя ключевой информации и первого регистра ключевой информации, первый вход .элемента ИЛИ соединен с выходом второго компаратора и первым входом первого элемента И, выход элемента ИЛИ подключен к первому входу второго элемента И, а второй вход — к выходу первого компаратора и первому входу третьего элемента И, вторые входы элементов И соединены с соответствующими выходами второго регистра ключевой ин 920847

3 формации, а выходы элементов И подключены к соответствующим входам элемента

ИЛИ вЂ” НЕ, выход которого и вход второго регистра ключевой информации являются соответственно выходом и управляющим входом устройства.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2— пример графа связей в многопроцессорной системе, состоящей из четырех процессоров и четырех страниц памяти.

Устройство содержит (см, фиг. 1) накопитель 1 ключевой информации, первый регистр 2 ключевой информации, первый 3 и второй 4 компараторы, элемент ИЛИ 5, первый 6, второй 7 и третий 8 элементы И, второй регистр 9 ключевой информации и элемент ИЛИ вЂ” НЕ IO. На фиг. 1 обозначены выход 11, управляющий вход 12, информационные 13 и адресные 14 входы устройства. На фиг. 2 обозначены процессоры Пl, П2, ПЗ и П4 и страницы Сl, С2, СЗ и С4

* 20 памяти и показаны связи между процессорами и страницами.

Устройство работает следующим образом.

Перед выполнением работы в накопитель

1 (см. фиг. 1) записываются ключи страниц 25 памяти (связи не показаны), а в регистр 9 с управляющего входа 12 записывается код условия защиты. В процессе работы на адресные входы 14 устройства поступает адрес страницы памяти, а на информационные входы 13 — ключ процессора Х1, который з0 записывается в регистр 2. В соответствии с адресом страницы памяти осуществляется считывание ключа страницы Yj. Ключ страницы У1 и ключ процессора Х .поступает в компараторы 3 и 4. На выходе компаратора

3 формируется сигнал Za в соответствии со

35 следующим правилом: (1, если Х; = У

О, в противном случае а

Обозначим через Х старший разряд ключа процессора, а через Х„, Х „., Х „. последующие 40 разряды ключа процессора (в качестве примера взят четырехразрядный ключ) . Обозначим также через Y старший разряд ключа страницы памяти, а через Y Y YI последующие разряды ключа страницы памяти. 45

Пусть С = Х +Ъ, С<= Х„+ Y, С

= Х; + Y, С, = Х, +. У, тогда компаратор 3 реализует следующие логическое соотношение

Уз=Со "СРСг Сз .

На выходе компаратора 4 (см. фиг. 1) формируется сигнал Z< в соответствии со следующим правилом:

1, если х )

4 10, в противном случае

Сигналы с выходов компараторов 3 и 4 55 поступают на входы элемента ИЛИ 5, на выходе которого образуется сигнал в соответствии со следующим правилом:

4 l åñëèх; > у (О, в противном случае

Сигналы Zs, Z4, Zq поступают на первые входы элементов И8, 6 и 7 соответственно.

Поскольку вторые входы элементов И 8,6 и 7 подключены к выходам регистра 9, то на вход элемента ИЛИ вЂ” НЕ 10 поступит какой либо один из сигналов Z, Z4 и Zq, в результате чего на выходе 11 устройства появляется сигнал нарушения защиты памяти.

Таким образом, если в многопроцессорной системе происходит работа процессоров с изолированными страницами, то на регистр

9 записывается код (например 001), разрешающий формирование сигнала нарушения защиты из сигнала Zz, поступающего с компаратора 3, при этом ключ процессора равен ключу страницы памяти.

В случае работы нескольких процессоров с общими страницами памяти выбираются соответствующим образом ключи процессоров, ключи страниц памяти и коды условий защиты. Например, для случая графа связи, представленного на фиг. 2, выбирается такое распределение ключей процессоров и ключей страниц памяти:

Х =У1=1; Хг=Уг=2, Хз=У3=3, Х4=У4=

=4.

При этом в регистр 9 записывает код, при котором обращение к памяти разрешается, если ключ процессора больше или равен ключу страницы памяти. При этом сигнал нарушения защиты памяти формируется из сигнала Zq, проходящего на вход элемента

ИЛИ вЂ” НЕ !0.

Технико-экономическое преимущество предлагаемого устройства заключается в его более высокой, по сравнению с известным, надежности при применении его в многопроцессорных вычислительных системах.

Формула изобретения

Устройство для защиты памяти, содержащее накопитель ключевой информации, входы которого являются адресными входами устройства, первый регистр ключевой информации, входы которого являются информационными входами устройства, и первый компаратор, входы которого подключены соответственно к выходам накопителя ключевой информации и первого регистра ключевой информации, отличающееся тем, что, с целью повышения надежности устройства, оно, содержит второй компаратор, второй регистр ключевой информации, элементы,И, элемент

ИЛИ и элемент ИЛИ вЂ” НЕ, причем входы второго компаратора подключены соответственно к выходам накопителя ключевой информации и первого регистра ключевой информации, первый вход элемента.ИЛИ соединен с выходом второго компаратора и первым входом первого элемента И, выход элемента ИЛИ подключен к первому входу вто920847 лрацессоры сгт7рожыцы

Qua.2

Составитель Т. Зайцева .

Редактор В. Бобков Техред А. Бойкас Корректор Г. Решетник

Заказ 2356 62 Тираж 624 Подписное

ВНИИ ПИ Государственного комитета СССР по делам изобретений и открытий

1 l 3035, Москва, )К вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», r. Ужгород, ул. Проектная, 4

5 рого элемента И, а второй вход — к выходу первого компаратора и первому входу тре тьего элемента И, вторые входы элементов И соединены с соответствующими выходами второго регистра ключевой информации, а выходы элементов И подключены к соответствующим входам элемента ИЛИ вЂ” НЕ, выход которого и вход второго регистра ключевой информации являются соответственно выходом и управляющим входом устройства.

Источники информации, принятые во внимание при экспертизе

1. Журавлев Ю. П. Акиньшин Ю. С.

«Системное проектирование памяти ЦВМ», М., «Советское радио», 1976, с. 40 — 48.

2. Дроздов Е. А., Комарницкий В. А., Пятибратов А. П. «Электронные вычислительные машины единой системы», М., «Машиностроение», 1976, с. 338 — 343, рис. 9.2 (прототип) .