Устройство для задержки импульсных сигналов
Иллюстрации
Реферат
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Соцналистическид
Республик
< >921047
= Ф, А, "9(// (61) Дополнительное к авт. свид-ву(22) Заявлено 070780 (21) 2951403/18-21
151)М Кл з с присоединением заявки ¹â€”
Н 03 Н 7/30
Н 03 К 17/28
Государственный комитет
СССР по делам изобретений и открытий (23) Приоритет—
{33)УДК 621.374.5 (088.8) Опубликовано 15.04.82. Бюллетень ¹ 14
Дата опубликования описания 15.04.82
Г (72) Автор изобретения
В. И. Середа
Научно-производственное объединение атомном . машиностроения И котлостроения АТОМКОТЛОМАШ (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ ИМПУЛЬСНЫХ
СИГНАЛОВ
Изобретение относится к импульсной технике и может быть использовано в различных отраслях машиностроения, в частности в атомном машиностроении и котлостроении, а также в металлургическом пронэводстве при сборе и обработке информации о ходе технологических процессов, например сварки,. термообработки выплавки и внепеч- 10 ной обработки стали, а также в автоматизированных системах управления технологическими процессами.
При сборке и обработке информации о ходе технологических процессов, а также управления технологическими про- 1 5 цессами возникает необ::одимость задержки на заданный отрезок времени инфорМации,представленной в виде импульснойпо- следовательности с переменным интервалом импульсов и характеризующей параметры процесса. Причем время задержки может превышать несколько интервалов следования импульсов.
Известна полупроводниковая линия задержки, содержащая и последователь- 25 но соединенных сложных инверторов, резисторы в змиттерных цепях транэнсторон парафазных каскадов всех инвертор >в соединены с общей линией через .è>øèè резистор (1) . 30
Недостатком известного устройства является его сложность.
Наиболее близким к изобретению является дискретно-аналоговая линия задержки, содержащая блок управления, ключи записи и считывания, запоминающие ячейки, состоящие из ключа и запоминающего конденсатора, блок преобразования, операционные усилители, подключенные между выходами и входами запоминающих, звеньев, образованных из двух параллельно включенных четных и нечетных запоминающих ячеек, каждая иэ которых состоит из ключа записи, -сигнальный вход которого является входом ячейки, ключа считывания, выход которого является выходом ячейки, и параллельно соединенных запоминающего конденсатора и ключа, выход которых подключен к общей шине, а вход — к выходу ключа записи к входу ключа считывания, при этом блок преобразования подключен своим сигнальным входом к источнику сигналов, выходом — к входу первого запоминающего звена, дополнительным выходом — к нулевому отводу линии задержки и управляющими входами — к дополнительным выходам блока управления, а дополнительные
921047
4 выходы всех операционных усилителей— к соответствующим отводам линии задержки, управляющие входы ключей четных и нечетных запоминающих ячеек подсоединены соответственно к третьему и первому выходам блока управления, управляющие входы ключей считывания четных запоминающих ячеек — соответственно к четвертому и второму входам блока управления, управляющие входы ключей считывания 10 четных запоминающих ячеек — к первому и второму выходам блока управления, управляющие входы ключей считывания нечетных запоминающих ячеек - к третьему и четвертому выходам 15 блока управления (2).
Недостатки этого устройства следующие: число ячеек в устройстве за. держки во много раз превышает число импульсов, .поступающих на вход устройства за время задержки, что при20 водит к значительному усложнению устройства,трудностям реализации, снижению надежности; устройство не позволяет плавно регулировать величину за-25 держки, поскольку для этого требуется синхронное регулирование параметров . ячеек на одну и ту же величину, что весьма сложно и не представляется возможным.
Целью изобретения является повыше- 0 ние надежности путем сокращения числа запоминающих ячеек с одновременным обеспечением плавности регулировки величины задержки.
Поставленная цель достигается тем,>5. что в устройство для задержки импульсных сигналов, содержащее ключи и запоминающие ячейки, состоящие из разрядного ключа и конденсатора, введены компаратор, источник эталонного 40 напряжения, элемент И, элемент ИЛИ,, а в каждую ячейку — триггер и зарядный резистор, причем число ячеек определяется максимальным числом импульсов приходящихся Ча вход уст- 45 ройства за время задержки, при этом входом устройства являются входы ячеек, соединенные параллельно, а входом каждой из ячеек является единичный вход триггера нулевой выход 50 которого соединен с управляющим входом разрядного ключа, подключенного параллельно конденсатору, соединен", ному через зарядный резистор с источником питания, единичный выход триггера подключен к стробирующему входу ключа сброса, а нулевые входы триггеров через ключи сброса соединены с выходом компаратора, информационные входы которого подключены к конденсаторам ячеек, а вход источника опорного напряжения — с источником эталон. ного напряжения, ячейки соединены в кольцо посредством соединения единичного .выхода триггера предыдущей ячейки с входом синхронизации триггера 65 последующей ячейки, при этом единичный выход тРиггера последней ячейки соединен с входом синхронизации триггера первой ячейки через элемент ИЛИ
I второй вход которого подключен через элемент И к нулевым выходам триггеров ячеек, кроме того, нулевой выход триггера каждой предыдущей ячейки соединен с управляющим входом клю ча сброса каждой последующей ячейки, выход компаратора соединен с выходной клеммой устройства.
На чертеже представлена функциональная схема устройства.
Устройство содержит входную клемму 1 для подключения источника сигнала, ячейки (2-1) — (2-n) число которых определяется максимальным числом импульсов импульсной последовательности, поступающих на вход устройства за время задержки Т .
Каждая из ячеек (2-1) — (2-n) содержит триггер 3, разрядный ключ 4, конденсатор 5, зарядный резистор 6,. ключ сброса 7, единичный вход триггера 3 подключен к входной клемме устройства, нулевой выход триггера 3 к входу управления разрядного ключа 4, подключенного параллельно конденсатору 5, который через зарядный резистор б соединен с источником питания Eq, единичный выход, триггера подключен к стробирующему входу ключа 7 сброса, компаратор 8, информационные входы которого подключены к конденсатору 5 ячеек, выход компаратора через ключ 7 сброса соединен а нулевыми входами триггеров 3 ячеек, источник опорного напряжения 9, подключенный к входу опорного напряжения компаратора 8, ячейки соединены в кольцо посредством подключения единичного выхода триггера 3 каждой предыдущей ячейки к входу синхронизации триггера 3 каждой последующей, ячейки, при этом единичный выход триггера последующей ячейки подключен к входу синхронизации первичной ячейки через элемент 10 ИЛИ, второй вход которого через элемент 11 И подключен к нулевым выходам триггеров ячеек, кроме того, нулевой выход триггера каждой предыдущей ячейки подключен к входу управления ключа сброса каждой последующей ячейки. Выход 12 устройства подключен к выходу компаратора 8..
Устройство работает следующим образом.
В исходном состоянии триггеры 3 ячеек сброшены и находятся в нулевом состоянии, разрядные ключи 4 открыты высоким потенциалом, поступающим с нулевых выходов триггеров, конденсаторы 5 разряжены. Причем триггер первой ячейки открыт по единичному входу высоким потенциалом, поступающим с элемента 10 ИЛИ и образующим921047
Формула изобретения
65 ся в результате высоких потенциалов на все входы элемента И 11 с нулевых выходов ячеек, разрешая прием информации по единичному входу триггером 3 ячейки 2-1, а прием информации триггерами остальных ячеек запрещен низкими потенциалами, поступающими с единичных выходов предыдущих ячеек.
В момент времени Та первый импульс импульсной последовательности 1О поступает на входную клемму 1 устройства и переводит триггер 3 ячейки 2-1 из нулевого состояния в единичное. При этом разрядный ключ 4 первой ячейки закрывается и начина- !5 етая заряд конденсатора 5 через резистор б, что приводит к линейному нарастанию напряжения на первом входе компаратора 8. Кроме того, высокий потенциал, поступающий с единого выхода триггера 3 первой ячейки, разрешает прием информации триггером 3 ячейки 2-2 и разрешает управление ключом 7 сброса ячейки 2-1, высокий потенциал, поступающий с нулевого выхода триггера 3 ячейки 2-п от. крывает ключ 7 сброса, при этом нулевой вход триггера 3 ячейки 2-1 подключается к выходу компаратора 8..
Низкий потенциал, поступающий на первый вход элемента И 11 с нулевого выхода триггера 3 ячейки 2-1, запрещает прием информации триггером 3 ячейки 2-1 по единичному входу. Второй импульс импульсной последовательности переводит в единичное состояние триг-З5 гер 3 ячейки 2-2. При этом разрядный ключ 4 ячейки 2-2 закрывается и на-. чинается заряд конденсатора 5 через регулятор, что приводит к линейному нарастанию напряжения на втором входе40 компаратора 8. Кроме того, разрешается управление ключом 7 сброса ячей-. ки 2-2, низкий потенциал, поступающий с нулевого выхода триггера 3 ячейки 2;1, сохраняет закрытое состо-45 яние ключа 7 сброса ячейки .2-2 и разрешается прием информации по единичному входу триггера 3 ячейки 2-3.
Через время дТ = a T + дТ" на входе устройства появляется третий импульс.50
При этом триггер 3 ячейки 2-3 устанавливается в единичное состояние, начинается заряд конденсатора 5 ячейки 2-3, разрешается управление клю-. чом сброса 7 ячейки 2-3 и прием информации триггером 3 ячейки 2-4.
Через время *T = Т напряжение на первом входе компаратора 8 достигает эталонного, при этом на выходе компаратора 8 появляется высокий потенциал, поступающий через открытый ключ 7 сброса на триггер 3 ячейки 2-1 и устанавливающий триггер 3 в нулевое состояние, разрядный ключ 4 открывается и конденсатор 5 ячейки 2-1 быстро разряжается, компаратор 8 возвращается в исходное состояние. При этом на выходе 12 устройства формируется импульс, задержанный относительно первого входного импульса на время Т . Через время aT = Т + дТ напряжение на втором входе компаратора достигает величины эталонного напряжения, и на выходе компаратора
8 появляется высокий потенциал, триггер 3 ячейки 2-2 устанавливается в нулевое состояние, конденсатор 5 ячейки 2-2 быстро разряжается через открывшийся ключ 4, компаратор 8 устанавливается в исходное состояние, на выходе устройства формируется импульс, задержанный относительно второго входного импульса на время aT =
= Т . Через время Т = Т + дТ + дТ" на выходе устройства аналогичным образом сформулируется импульс, задержанный относительно третьего входного импульса на время дТ = Т . Через время Т, равное временному интервалу между первым и к-импульсом, увеличенному на время задержки Т, на выходе устройства появится импульс, задержанный относительно к-ro входного импульса на время задержки Т .
Таким образом, на выходе устройства через время Т после поступления к-ro импульса на выходе устройства формируется импульсная последовательность из к импульсов, каждый из которых задержан относительно соответствующего входного на время задержки
Регулируя величину эталонного напряжения, можно плавно изменять величину Т времени задержки.
Предлагаемое устройство позволяет задерживать импульсы с переменным интервалом следования на время Т, за которое на вход устройства поступает к импульсов при количестве ячеек устройства задержки, не превьиаающем к, т.е. сократить количество ячеек устройства задержки в 5 + 15 раз по сравнению с известными устройствами.
Это упрощает конструкцию, уменьшает габариты и повышает надежность устройства. Кроме того, устройство позволяет плавно регулировать величину задержки, что расширяет функциональные возможности устройства задержки.
Устройство для задержки импульсных сигналов, содержащее ключи и запоминающие ячейки, состоящие из ключа и конденсатора, о т л и ч а ю щ е ес я тем, что, с целью повышения надежности путем сокращения числа запоминающих ячеек с одновременным. обеспечением плавности регулировки величины задержки, в него введены компаратор, источник эталонного на92 l""4 / пряжения, элемент И, элемент ИЛИ, а в каждую ячейку - триггер и зарядный резистор, при этом к входной клемме устройства подключены входы ячеек, соединенные параллельно, а входом каждой из ячеек является единичный 5 вход триггера, нулевой выход которого соединен с управляющим входом разрядного ключа, подключенного параллельно конденсатору, соединенному через разрядный резистор с источни- 1О ком питания, единичный выход триггера подключен к стробирующему входу ключа сброса, а нулевые входы триггеров через ключи сброса соединены с выходом компаратора, информацион-. ные входы которого подключены к конденсаторам ячеек, а вход источника опорного напряжения соединен с источником эталонного напряжения, ячейки соединены и кольцо посредством соединения единичного выхода триггера предыдущей ячейки с входом синхронизации триггера последующей ячейки, при этом едикичный выход триггера последней ячейки соединен с входом синхронизации триггера первой ячейки через элемент ИЛИ, второй вход которого подключен через элемент И к нулевым выходам триггеров ячеек, кроме того, нулевой выход триггера каждой предыдущей ячейки соединен с управляющим входом ключа сброса каждой последующей ячейки, выход компаратора соединен с выходной клеммой устройства.
Источники информации, принятые во внимание при экспертизе
1 ° Авторское свидетельство СССР
У 478430, кл. Н 03 Н 7/30,27.10.72.
2. Авторское свидетельство СССР
М 665393, кл Н 03 Н 7/30, 06.12.76 (прототип) °
921047
Составитель A. Тимофеев
Редактор М. Петрова Техред M. Tenep Корректор M. Демчик
Заказ 2377/72
Тираж . 954 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Филиал ППП, Патент, r. Ужгород, ул. ПрЬектная, 4