Устройство для генерации векторов на индикаторе с растровой разверткой

Устройство для генерации векторов на индикаторе с растровой разверткой

Иллюстрации

Показать все

Реферат

 

Союз Советск их

Социалистическик

Республик

О П И С А Н И Е»»922719

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. саид-ву (22) Заявлено 21 . 03- 80 (21) 2898365/18-24 (51)М. Кл. с присоединенне1в заявки М(23) Приоритет

G 06 F 3/153

Гоеударстеоеый коиитет

СССР ве делан изабретеикй в еткрытвв

Опубликовано 23.04.82. Бюллетень М 15, (53) УД К 681. 327...11(088.8) Дата опубликования описания 23.04 82 (72) Авторы изобретения

Н.Н.Горнец, А.А.Лифшиц и И.М.Немировск и (7I) Заявитель (54) УСТРОЙСТВО ДЛЯ ГЕНЕРАЦИИ ВЕКТОРОВ

НА ИНДИКАТОРЕ С РАСТРОВОЙ

РАЗВЕРТКОЙ!

Изобретение. относится к вычисли/ тельной технике и может быть использовано в устройствах отображения графической информации, в которых оконечным устройством является инди 5 катор с растровой разверткои.

Известно устройство для генерации векторов на индикаторе с растровой разверткой, содержащее два блока сло-: ю жения, пять регистров, четыре счетчи- ка, одиннадцать мультиплексоров, бло-ки памяти на две телевизионные строки и !средства управления j 13.

Не дост ат ком этого ус тройст ва я вля15 ется, то что оно позволяет вычислят ь точки пересечения векторов только с одной телевизионной строкой и имеет большой объем оборудования.

Наиболее близким техническим ре20 шением к изобретению является устройство, содержащее восемь регистров, четыре постоянных запоминающих устройства, мультиплексор, двенадцать блоков памяти и .общее устройство управления (23 .

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для генерации векторов на индикаторе с растровой разверткой введены дополнительные элементы ИЛИ и-строчных формировате- . лей векторов, где и - число строк растра пересекающих знакомест, у каждого из которых одни из информационных входов подключены к выходам триггера знака, первого регистра начальных координат, регистра длины вектора, блока постоянной памяти и выходу младшего разряда регистра кода вектора, одни из управляющих входов Соединены соответственно через первый и второй дешифраторы к первому и второму регистрам начальных координат, одни иа адресных входов непосредственно, а другие через третий дешифратор подключены к вторегистра, а вторые входы и управляющие входы второго регистра и четвертого счетчика соединены с выходом пятого элемента И, инверсный вход которого и инверсные входы элементов 3И-ИЛИ групп соединены с выходом второго элемента 2И-ИЛИ, входы которого соединены с выходами младшего и старшего разрядов второго регистра, управляющий выход четвертого счетчика

Ю

3 9227 рым выходам пер во го и второго счетчиков координат развертки, один из информационных и управляющих выходов подключены соответственно к первому элементу HllH, подключенному к выход5 ному регистру, выход которого является выходом устройства, и к второму элементу ИЛИ, соединенному с блоком синхронизации, соответствующие выходы которого подключены к другим управляющим входам строчных формирователей векторов, другие информационные и управляющие выходы которых соединены соответственно с вторыми информационными и третьими управляющими входами последующего строчного формирователя векторов, а выходы последнего - с входами первого строчного формировате ля векторов.

Кроме того, строчный формирователь

20 векторов содержит элементы И, ИЛИ, 2И-ИЛИ, группы элементов 2И"ИЛИ, 3И-ИЛИ, четвертый дешифратор, регистры, счетчики и блок памяти, причем один из входов первого элемента

2И-ИЛИ и элементов 2И-ИЛИ и ЗИ-ИЛИ групп являются соответствующими информационными и управляющими входами формирователя, другие соединены с выходом первого элемента И, а их зо выходы соответственно через первый и второй регистры и третий и четвертый счетчики соединены с соответствующими информационными выходами формирователя и через третий регистр с блоком памяти, выход которого через четвертый регистр соединен с соответствующим. информационным выходом формирователя, первый вход первого элемента И соединен с инверсным выходом четвертого регистра, прямой выход которого соединен с первым входом второго элемента И и вторым входом блока памяти, третий вход которого подключен к выходу третьего счетчика, управляющие входы которого соединены с выходами третьего и четвертого элементов И, первые входы которых соединены с. выходом первого

19 4 соединен с третьим входом второго элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого соединен с первым входом четвертого регистра, второй вход которого соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И,, а второй - с соответствующим управляющим входом формирователя, выходы младших разрядов третьего счетчика соединены с входами четвертого дешифратора, выходы которого подключены к соответствующим входам элементов 3И-ИЛИ групп.

На фиг.l представлена функциональная схема устройства; на фиг.2 функциональная схема строчного формирователя векторов (СФВ); на фиг.3принцип кодирования изображения векторов в постоянном запоминающем устройстве.

Устройство для генерации векторов на индикаторе с растровой разверткой . содержит задающий генератор 1, счетчик 2 .координаты развертки хт, счетчик 3 координаты развертки т, блок 4 синхронизации, дешифратор 5, триггер 6 знака приращения координаты лх, регистр 7 начальной коораинаты х, регистр 8 младших разрядов значения начальной координаты у регистр 9 кода вектора, регистр 10 длины вектора, информационные входы

11- 15 устройства, выходные сигналы

16 и 17. блока 4 синхронизации, являющиеся соответственно сигналами разрешения занесения информации и сброса входных регистров, дешифратор 18, постоянное запоминающее устройство 19, дешифратор 20, управляющий вход 21 которого соединен с блоком 4 синхронизации, элементы ИЛИ 22 и 23; выходной регистр 24 устрой" ства, выход 25 видеоинформации, вход 26 "Данные установлены" и выход 27 "Данные приняты" блока синхронизации и СФВ 28, каждый из которых. имеет первые информационные выходы 29-32, первые управляющие выходы 33, выход 34 сигнала .загрузки, вход 35 разрешения загрузки, первые информационные входы 36-39, первые управляющие входы 40, вход 41 сигнала загрузки, выход 42 разрешения загрузки, вторые информационные входы 43-46, вторые управляющие входы 47 и 48, вторые управляющие вы20

5 9227 ходы 49, вторые информационные выходы 50, третьи, четвертые, пятые и шестые управляющие входы 5 1-53, первые и вторые адресные входы 54 и

55, триггер 56 знака приращения координаты, счетчик 57 координаты х, третий адресный вход 58, регистр 59 сдвига, счетчик 60 длины вектора, регистр 61 памяти, дешифратор 62, элементы ИЛИ 63-65, элементы И 66-69, l0 элементы 2И-ИЛИ 70 и 71, группы weментов 2И-ИЛИ 72-74, rpynny элементов ЗИ-ИЛИ 75, блок 76 постоянной памяти, выходной регистр 77 СФВ и триггер 78 занятости СФВ.

l5

Устройство работает следующим образом.

Когда на информационных входах

11- 15 устройства установлены реальнь1е данные, на вход 26 поступает сигнал "Данные установлены", и если до этого поступил в блок 4 синхронизации с выхода элемента 22 сигнал

"Входные регистры свободны", то блок 4 синхронизации вырабатывает по линии 17 сигнал "Разрешение занесения информации". При этом информация на входах:

11 - знак х — 1 бит

12 - значение х н - К бит зо

13 — младшие разряды у -К1 бит

14 - код вектора — (2 " -1) бит к.„

15 - значение длины вектора - (2 -1) бит (в конкретной Реализации устройст- ва К=10; К„=4) загружается соответственно в триггер 6, регистры 7-10.

Эта информация посредством дешифратора 18 направляется в СФВ, номер которого задается регистром 8, одна- 4О ко загрузка выбраного СФВ происходит только тогда, когда выбираемый СФВ свободен, т.е. на инверсном выходе триггера 78 занятости СФВ устанавливается уровень логической "1". При этом информация с выходов триггера

6, регистра 7, постоянного запоминающего устройства 19 совместно с выходом младшего разряда регистра 9 кода вектора, регистра 10 через эле50 мент 2И-ИЛИ 70 и группы элементов

2И-ИЛИ 72, 74 и 73 загружается соответственно в триггер 56, счетчик 57, регистр 59 сдвига и счетчик 60 длины вектора, одновременно с этим произво55 дится загрузка регистра 61 памяти, количество разрядов которого равно числу модулей памяти в блоке 76 постоянной памяти, от дешифратора 20

19 6 младших разрядов регистра 7 через группу элементов 3И-ИЛИ 75. Далее производится запись начальной точки вектора в блок 76 постоянной памяти, при этом номер модуля памяти задается соответствующим ему триггером регистра 61 памяти, адрес - старшими разрядами счетчика 57, а управляющим сигналом служит си гнал по входу 52 из блока 4 синхронизации. Через время, необходимое для записи информации в блок 76 памяти, блок 4 синхронизации вырабатывает по входу 5 1 строби-. рующий сигнал, который поступает на элемент ИЛИ 64 и сбрасывает регистр

6 1 памяти, а через элемент И 68 производит вычитание единицы из содер жимого счетчика 60 длины вектора, производит сдвиг влево на один бит регистра 59, увеличивает или уменьшает значение счетчика 57 в зависимости от состояния триггера 56 знака А х, при этом, если с выхода отрицательного переполнения счетчика 60 длины вектора не поступил сигнал окончания построения вектора, а выход элемента

2И-ИЛИ 71 находится в состоянии логической "l,÷òî указывает на окончание построения вектора в данной телевизионной строке, и регистр памяти обнулен, а также имеется разрешающий уровень сигнала разрешения загрузки информации по входу 35 от следующего

СФВ, с выхода элемента И 69 данного

СФВ поступает в следующий СФВ сигнал загрузки; Данные с выходов триггера

56 знака ьх, счетчика 57, регистра

59, счетчика 60,длины вектора и дешифратора 62 по выходам 29-33 поступают в следующий СФВ, где отработка вектора продолжается. Если же выход элемента 2И-ИЛИ 71 находится в состоянии логического "0", то отработка вектора продолжается в данном

СФВ. Записанные в блоке памяти СФВ данные считываются под управлением счетчиков 2 и 3 хт и ут, а также дешифратора 5 младшйх разрядов счетчика 3 т, при этом дешифратор 5 выбирает СФВ, из которого затем считываются данные, и выходы старших разрядов счетчика 2 хт задают значение адреса в блок 76 постоянной памяти.

Считанные данные поступают через выходной регистр 77 СФВ, через элемент ИЛИ 23 и выходной регистр 24 устройства на выход 25 видеоинформации устройства.

7 92271

Сравнение предлагаемого устройства с известным при п=16, где и число СФБ, показывает увеличение . быстродействия устройства в 4-5 раз, что позволяет использовать его в 5 высокопроизводительных системах отображения графической информации.

Формула изобретения

1. Устройство для генерации векторов на индикаторе с растровой разверткой, содержащее последовательно соединенные задающий генератор, первый и второй счетчики координат развертки, подключенные к блоку синхронизации, триггер знака, регистры начальных координат, кода и длины вектора, первые входы которых являются информационными входами устройства, а вторые подключены к блоку синхронизации, который соединен с управляющими входами устройства, блок постоянной памяти, вход которого соеди-25 нен с разрядными вЫходами регистра кода вектора, и дешифраторы, о т л и чающее с я тем, что, с целью повышения быстродействия устройства, оно содержит элементы ИЛИ и-строчных формирователей векторов, где и — число строк растра пересека-; ющих знакомест, у каждого из которых одни из информационных входов подключены к выходам триггера знака, первого регистра начальных координат, регистра длины вектора, блока постоянной памяти и выходу младшего разряда регистра кода вектора, одни из управляющих входов соединены соответственно через первый и второй дешифраторы к первому и второму регистрам начальных координат, один из адресных входов непосредственно, а другие через третий дешифратор подключены к вторым выходам первого .и второго счетчиков координат развертки, одни из информационных и управляющих выходов подключены соответственно к пер- вому элементу ИЛИ, подключенному к

50 выходному регистру, выход которого является выходом устройства, и к второму элементу ИЛИ, соединенному с блоком синхронизации, соответствующие выходы которого подключены к другим управляющим входам строчных формиро55 вателей векторов, другие информационные и управляющие выходы которых соединены соответственно с вторыми информационными и третьими управляю-. щими входами последующего строчного формирователя векторов, а выходы последнего - с входами первого строчного формирователя векторов.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что строчный формирователь векторов содержит элементы И, ИЛИ, 2И-ИЛИ, группы элементов

2И-ИЛИ, 3И-ИЛИ, четвертый дешифратор, регистры, счетчики и блок памяти, причем одни из входов первого элемента 2И-ИЛИ и элементов 2И-ИЛИ и 3И-ИЛИ групп являются соответствующими информационными и управляющими входами формирователя,,другие соединены с выходом первого элемента И, а их выходы соответственно через первый и второй регистры и третий и четвертый счетчики соединены с соответствующими информационными выходами формирователя и через третий регистр с блоком памяти, выход которого через четвертый регистр соединен с соответствующим информационным выходом формирователя, первый вход первого элемента И соединен с инверсным выходом четвертого регистра, прямой выход которого соединен с первым входом второго элемента И и вторым входом блока памяти, третий вход которого подключен к выходу третьего счетчика, управляющие входы которого соединены с выходами третьего и четвертого элементов И, первые входы которых соединены с выходом первого регистра, а вторые входы и управляющие входы второго регистра и четвертого счетчика соединены с выходом пятого элемента И, инверсный вход которого и инверсные входы элементов

3И-ИЛИ групп соединены с выходом второго элемента 2И-ИЛИ, входы которого соединены с выходами младшего и старшего разрядов второго регистра, управляющий выход четвертого счетчика соединен с третьим входом второго элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого соединен с первым входом четвертого регистра, второй вход которого соединен с выходом четвертого элемента

ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй - с соответствующим управляющим входом формирователя, выходы младших разрядов третьего счетчика соединены с входами четвертого дешифратора, выходы которого подключены к соответствуюц им входам элементов 3И-ИЛИ групп.

Источники информации, принятые во внимание при экспертизе

922719

1. Патент Англии Ю 1)03362, кл. Н 4 Т, опублик. 1978.

2. Патент Англии У 1486615, 5 кл. Н 4 Т, опублик. 1977 (прототип) °

922719 рф

Составитель В.Сметанин

Редактор В.Данко Техред С. Мигунова

4Корректор М. Коста

Филиал ППП "Паг нт", г,ужгород, ул.Проектная, <

Заказ 2501/63 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5