Устройство для организации мультиветвления процессов в электронной вычислительной машине

Устройство для организации мультиветвления процессов в электронной вычислительной машине

Иллюстрации

Показать все

Реферат

 

(ii) 922743

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсимк

Соцмапмстмчесмми

Республик (6I ) Дополнительное к авт. сеид-ву(22) Заявлено 21. 03. 80 (21) 2923167/1&-24 с присоединеммем заявки М(23)Приоритет .(51)М. Кл.

G 06 F 9/46

9кударетеениый квинтет

СССР по данаи изобретений н открытий (53) УДК 681.

326. 3 (088.8) Опубликовано 23.04.82.. Бюллетень М 15

Дата опубликования опмсания 24. 04. 82 (72) Автор.. изобретемия

В. Ф. Мелехин

1д .....,„

L ский институ=,т,"- „

Ленинградский ордена Ленина политехнич им. М. И. Калинина (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОРГАНИЗАЦИИ МУЛЬТИВЕТВЛЕНИЯ

ПРОЦЕССОВ В ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ

МАШИНЕ

Изобретение относится к вычисли.тельной технике и может использоваться в электронных вычислительных машинах (ЭВМ), для логических преобразо ваний, связанных с управлением внешними объектами, например, технологическими процессами, станками и т.д. управлением процессами в самой ЭВМ, преобразованиями структур данных

4 трансляцией, распределением ресурте сов и др.

Известно устройство, .содержащее блок фиксации запросов, блок хранения текущих приоритетов, блок уста15 новки приоритета, в котором с целью увеличения гибкости введена матрица коммутирующих элементов, блок анализа состояний матрицы, группы регистров, логических элементов и дешиф раторов по числу абонентов (1).

Недостатками устройства являются большие аппаратурные затраты и жесткость схемы управления.

Известно устройство, в котором с целью обеспечения воэможности изменения приоритета дополнительно используются три регистра, три счетчика, три триггера и достаточно сложная логическая схема (21.

Недостатками устройства являются большие аппаратурные затраты, недостаточная универсальность.

Наиболее близким по технической сущности к изобретению является устройство, содержащее блок памяти, подключенный к шине данных, коммутатор адреса, выход которого подключен к блоку памяти, регистр . команд, входы которого связаны с шиной данных, а выходы разделены на шесть групп, блок микропрограммного управления, входы которого подключены к первой группе выходов регистра команд, а выходы подключены ко входам кода номера канала коммутатора адреса и к управляющим входам всех операционных элементов устройства, 922743 4 входы nepsoro канала коммутатора адреса подключены ко второй группе выходов, а второго канала - к третьей четвертой, пятой и шестой группам выходов регистра команд.

В этом устройстве для выполнения многоместных логических функций и мультиветвления используются прог" раммные методы. При этом для выделения двоичных переменных иэ вектора-строки используются операции маскирования и сравнения с нулем, а также сдвиги. Для вычисления логических функций и ветвления используются команды условных переходов (31.

Использование таких средств позволяет решать все рассматриваемые задами, но требует значительных затрат памяти для хранения программ, отличается сложностью программирования и значительными затратами машинного времени.

Цель изобретения - повышение производительности и экономичности.

Поставленная цель достигается тем, что в устройство, содержащее блок памяти, регистр команд, блок микропрограммного управления и многоканальный коммутатор адреса, выход которого соединен с адресным входом блока памяти, а вход выбора номера канала соединен с первым выходом блока микропрограммного управления, первый вход которого является управляющим входом устройства, :=,торой вход подключен к первому вы" ходу регистра команд, информационный. вход которого соединен с информационным выходом блока памяти, информационный вход которого является первым входом устройства, вход первого канала многоканального коммутатора адреса подключен к второму выходу регистра команд, входы второго канала соединены соответственно с третьим, четвертым, пятым и шестым выходами регистра команд, управляю;:4им входы блока памяти, многоканального коммутатора адреса и регистра команд соединены с вторым выходом блока микропрограммного управления, введены регистр результата, коммутаторы информации и регистр операнда, управляющие входы которых соеди" иены с вторым выходом блока микропрограммного управления, информационные входы регистра операнда и коммутаторов информации соединены с информационным выходом блока памя5 0

S5 ти, выходы коммутаторов информации соединены соответственно с входами регистра результата, выход которого соединен с первым входом пятого канала многоканального коммутатора адреса, первый выход регистра операнда подключен к первым входам третьего и четвертого каналов многоканального коммутатора адреса, второй вход. третьего канала которого соединен с вторым выходом регистра операнда, второй вход четвертого канала подключен к четвертому выходу регистра команд, третьи входы третьего и четвертого каналов многоканального коммутатора адреса подключены к шестому выходу регистра команд, четвертые входы соединены с вторым входом устройства, второй вход пятого канала многоканального коммутатора адреса соединен с пятым выходом регистра команд, третий вход является третьим входом устройства, входы кода номера канала коммутаторов информации соединены с третьим выходом регистра команд.

Кроме того, в устройстве блок микропрограммного управления содержит узел памяти микрокрограмм, генератор тактовых импульсов, регистр адреса микрокоманд, регистр микрокоманд, дешифратор кода управления, модифи" катор адреса, первый вход которого является первым входом блока, первый вход регистра адреса микрокоманд является вторым входом блока, второй вход соедИнен .с адресным выходом регистра микрокоманд, счетный вход регистра адреса микрокоманд подключен к выходу модификатора адреса, выход регистра адреса микрокоманд соединен с адресным входом узла памяти микропрограмм, информационный выход которого соединен с информационным входом регистра микрокоманд, выход кода . управления которого соединен с информационным входом дешифратора кода управления, первый и второй выходы которого являются соответственно первым и вторым выходами блока, третий и четвертый выходы соединены соответственно с вторым входом модификатора адреса и с третьим входом регистра адреса микрокоманд, тактовые входы узла памяти микропрограмм, регистра микрокоманд и дешифратора кода управления подключены к выходу генератора тактовых импульсов.

5 9227

Ка фиг. 1 представлена схема устройства; на фиг. 2 - схема блока микропрограммного управления.

Устройство содержит блок.1 памяти, управляющий вход 2 устройства, многоканальный коммутатор 3 адреса, регистр

4 команд, выходы 5-10 регистра 4, блок 11 микропрограммного управления, регистр 12 операнда; выходы 13-и. 14 регистра 12, комиутаторы 15-18 инфор- 10 мации, регистр 19 результата, информационные входы 20-23 коммутаторов .

15"18, входы 24-27 кода номера канала, вход 28 выбора номера канала коммутатора 3, выход.29 блока 11, входы 30-42 коммутатора 3, входы 43 и

44 устройства, выход 45 блока 11, управляющие входы 46-54 составных частей устройства, узел 55 памяти микропрограмм, -регистр 56 адреса иикро- 20 команд, регистр 57 микрокоианд, дешифратор 58 кода управления, модификатор 59 адреса, выходы 60, 61 ре-i гистра 57, входы 62, 63. регистра

56, вход 64 модификатора 59, такто- 2З вые входы 65-67 составных частей блока, вход 68 регистра 56, вход 69 модификатора 59, генератор 70 тактовых импульсов. Входы коммутатора 3 образуют несколько каналов . 30-1-й ка- Зо нал, 31 - 2-й канал 32 - 35 - входы

3-го канала, 36-39 - входы 4-го канала, 40-42 - входы пятого канала. Каждый канал, как и выход коммутатора 3, имеет m двоичных разрядов, m - число З разрядов в коде адреса блока 1 памяти. Выделеннве входы 32-42, подключенные к другим частям устройства, позволяют реализовать в З-м, 4-м и

5-м каналах коммутатора 3 следую- <о щие функциу

3(: ) 3 (ЭВ.") y4t S4 )оХу(я р."30 ХЭ1(™ам)

g431y: ) Õ ä þ ó 1)вХЮ мЗЕ. )оХЪДтз1. <)c 3,(30 1

5 ) 1 4% 4 "1оХ а4 6)yX4 (e40, 1), ! где В„. - код на входах i го кан ла р коммутатора 3; МДФ1:4)- код íà i-й группе входов (i " номер позиции на фиг. 1), содержащий е „ разрядов.

Аналогично 81„(в .1)=X30(m:1);

И

В,(.1)=Х,(. 1)

Согласно фиг. 1 зоt<< ")="ь ("ь ") 43 6

")„(й: 1)= т(„ фУ Фр)оУ tm . 1)оУ 0(1т11,1)

1 1)=X )jm т 1)С4

Х 4(в „:ф Х В{ю 8, 1)Ч„0(в„ .

Х ;4)=)(тп „ .1)=Ч

Х 1(гй 1. 1)= 1В (юВ: 1)

"40(т 40:Ф 1Д (" "1

Х4.1(ГйЦ .1) - "g (+g 1)

)(«/m«„ )= с где С1 — константа íà j--м входе коммутатора 3;

Y — код íà j-м выходе составных частей 4, 12, 19; — номер позиции на фиг. 1.

Коимутатор 3 адреса выполняет функции мультиплексирования сигналов, подаваемых на его входы: при Х 8 = 000 Yg (m: 11 = В 1 (в: 11 пр", X =001 Y (m:11=В (.: 1) при Х щ-010 Y jm;13=В3(m:13 при Х@=Ою1 Yg/m:1) =B (m:11 при Хщ=100 Уy(m:1)=B)(m. 11 . где Х В - код на входе 28, Y ь - код на выходе коммутатора.

В устройстве (фиг. 1) могут быть вычислены системы К восьмиместных либо четырехместных логических функций. Таблицы вычисляемых функций хранятся в одном или нескольких cer" ментах накопителя блока 1 паияти, каждый из которых содержит 2 =256 ячеек. При этом в младших К разрядах сегмента размещаются таблицы для одной системы 8-местных функций, либо

16 таблиц для систем 4-местных функций. Аналогичным образом используются и следующие группы сегмента с таблицами. Устройство можно использовать для реализации 2-3 местных; а также 5-7 местных функций, представляя их как неполностью определенные 4 и 8-местные функции.

Адресация части накопителя, в которой расположены таблицы реализуе1 мых логических функций, осуществляется фиксированным кодом на входе

43 устройства.

Для осуществления мультиветвления в устройстве можно выполнять два типа команд: мультиветвление по ре" зультату вычисления системы иэ К восьмиместных логических функций и мультиветвления по результату вычисления К четырехместных логических функ922743

7 ций. При этом может осуществляться переход к одной иэ Р 2 команд.

Рассмотрим формат команд мультиветвления по результату вычисления системы четырехместных и восьмимест- 5 ных логических функций.

Выделенным полям команды (фиг. 1) соответствуют выходы 5-10 регистра 4 команд. Назначение этих полей команды: е

5 - код операции;

6 - код адреса операнда;

7 - код группы из К разрядов накопителя, в которой размещены таблицы реализуемых функций;

8 - код номера одной из 16 таблиц реализуемой системы четырехместных логических функций; при выполнении команды с реализацией восьмиместных функций это поле команды не ис- щ пользуется и в него может быть записан код 0000;

9 - код номера сегмента из 2 ячеек с адресами команд, к которым возможен переход при мультиветвле- 25 нии; l0 - код номера сегмента, в котором размещены таблицы реализуемых функций," если все таблицы могут быть размещены в одном сегменте накопите- 36 ля,,то это поле может отсутствовать, в О.

Группы по 2 ячеек с адресами команд, к которым возможен переход в результате мультиветвлений размещаются подряд в сегменте накопителя, содержащем .2 9 ячеек. Адресация к этому сегменту осуществляется фиксированным кодом, поданным на вход 44 у«тройства. э

Рассмотрим работу устройства при выполнении команды мультиветвления по результату вычисления системы иэ

: 8-местных логических функций. Команда считывается по адресу, код которого находится в регистре адреса команд (на фиг. 1 не показан) и записывается в регистр 4 команд, Код операции с в 4хода 5 поступает в блок 11 микропрограммного управления.

Под управлением блока 11 выполняется следующая последовательность микрокоманд. а). Считывание операнда по адресу, поступающему с выходов 6 регистра команд 4 через первый (30) канал коммутатора 3, запись его в регистр операнда 12.

8 б). Считывание накопителя по адресу, сформированному в 3-м канале (32-35) коммутатора 3, включение коммутаторов 15-18 сигналами на входах 50-53, запись результата вычисления системы логических функций с выходов коммутаторов 15-18 в ре-. гистр 19 под действием управляющего сигнала на входе 54. .в). Считывание ячейки накопителя по адресу, сформированному в пятом канале (40-42) коммутатора 3, и запись находяшегося в ней адреса следующей команды в регистр адреса микрокоманд (на фиг. 1 не показан)

При выполнении команды мультиветвления по результату .вычисления системы иэ четырехместных логических функций работа происходит аналогичным образом, только во второй микрокоманде используется не третий, а четвертый(36-39) канал коммутатора адреса.

При выполнении микрокоманды (а) на вход 28 коммутатора 3 из блока

11 поступает сигнал Х =ООО, на управляющий вход 46 блока 1 памяти, поступает сигнал, обеспечивающий работу блока 1 в режиме считывания на управляющий вход 49 регистра 12 операнда поступает сигнал (строб) разрешение записи кода, подаваемого на его информационные входы, На структурном уровне представления устройства его работа рассматривается в дискретном времени, эа, дискрет принят цикл Т обращения к блоку 1 памяти. В зависимости от конкретной реализации блока 1, в частности от типа больших интегральных схем, цикл То может быть различным и ему соответствует различная временная диаграмма сигналов на управляющем входе 46 и сигнала на выходе накопителя.

При выполнении 2-й микрокоманды (б) подаются управляющие сигналы:

ХНЕ=010; Х ь, соответствующий режиму считывания блока 1, Xy=Xg =X =

Хр=1 на вход 54 подается сигнал

Х 5 =1, разоешающий запись в регистр

19 кода, поступающего с выходом коммутаторов 15- 18.

При этом

Л(тЕ ф Ь (Е. ф С @ (О(т 10 11 " 1 " "1 ™®Я

В полученном коде адреса старшие

EN-91 разрядов C4$ Х о(п1О. 1) эп о

15 го н зо

40

9 92 ределяют положение сегмента нако" пителя блока 1, в котором хранятся таблицы реализуемых функций. Иладшие

8 разрядов Х.14 fmqq 13 Y<>{m <>,1) соответствуют набору двоичных переменных реализуемой системы логических функций и определяют адрес ячейки в выбранном сегменте. В этой ячейке записаны результаты реализуемых функций. Допустим, что таблицы реалиэуе". мых функций записаны в младших 4-х разрядах блока 1 памяти. Тогда в поле команды, соответствующем выходу

7 записан код Y (m> Ц =0...00.

Рассматриваемой микрокоманде соответствуют следующие микрооперации:.

Ygln .1 + Н(А) При выполнении 3-й микрокоманды (в) подаются управляющие сигналы:

Х -1 00; Х 46 соответствующий режиму считывания блока 1 (сигнал разрешения записи в регистр адреса команд (РАК) не показанный на фиг. 1).

При этом

А (в ф ((ю. 1) =Ь р, ф Сц,, {qtто,1Щ4 1);

Ъ (Гт «11 Ф вЂ” и(А): РАк 4 — {1

Я

Код С <<.Y<(m>. 1) определяет положение сегмента иэ 16 ячеек в блоке 1 памяти, в котором записаны адреса переходов, соответствующие рассматриваемой команде мультиветвления. Выбор 1-й иэ 16-ти ячеек осуществляется кодом Yqy f4: 13, соответствующим результатам реализованной системы функций. блок 11 микропрограммного управления работает следующим образом.

После считывания очередной команды и записи ее в регистр 4 команд код операции с выхода 5 поступает на вход 62 для записи в регистр 56 адреса микрокоманд (фиг. 2). Этот код соответствует адресу начальной микрокоманды соответствующей микропрограммы.

Rî этому адресу считывается код микрокоманды иэ узла 55 и записывается в регистр 57.

В соответствии с кодом на выходе

61 в дешифраторе 58 формируется набор управляющих сигналов, опреде2743 10 ляющих работу операционных частей устройства. С выхода 60 код адреса следующий микрокоманды записывается в регистр 56. Если возможно раэветвление в микропрограмме, управляющим сигналом на входе. 69 инициируется работа модификатора 59. При этом в зависимости от кода на входе

69 анализируется один из сигналов на входе 64 и в соответствии с его значением формируется выходной сигнал, поступающий на вход 63 регистра 56. Если этот сигнал равен "1" то к содержимому регистра 56 прибав" ляется "1", если сигнал равен "0" то содержимое регистра 56 не меняется.

Возможны и другие подходы к организации блока 11, например, в виде автомата с жесткой логикой на интегральных схемах либо на программируемых логических матрицах.

Рассмотрим правила раэмешения начальных команд в сегменте.

Обозначим Р; " количество .ветвей

a i-м мультиветвлении программы. Тогда множеству мультиветвлении, которые необходимо реализовать,,можно со" поставить множество (Р11 . Разобъем это множество на подмножества A. таким образом, чтобы сумма элементов каждого подмножества не превосходила 2 . (Для устройства на фиг. 1

2 " =16). Каждому подмножеству А со"

3„ поставим свой сегмент, содержащий

2 ячеек. Номер ячеек выделенного т. сегмента по порядку присвоим всем ветвям мультиветвлений соответствующего подмножества А>. Поясним приведенные правила на примере. Пусть (Pi) =4,5,4,7,12,5,9 (Р„, Pg P, 4 5 Р6 Р )

А „= (Pq, P, P4) 3P; = 4+5 7=16

А q =- (Р, Pg) kp;E4.F„P; = 4+12=16

А =

Таким образом, для реализации заданного множества мультиветвлений потребуется 3 сегмента по 16 ячеек для хранения адресов начальных команд всех образованных ветвей. Присвоим камера ячеек первого сегмента ветвям, образованным в результате мультиветвлений, вошедших в подмножество Л „. Обозначим а . j-n ветвь в i-мультивет1-1 влении. Обозначим двоичный.код номера ячейки

1.1 922743 12 а+фа !Эа ).4а ц-1 а Я.а4 а - Уру) (®, Р0,3 можно представить

О 0 О О О О О а /1р1 у о у О

О

О 0 О 1 1 1 1

О О 1 )

О 1" О I

О 1 1

1: О 1

8 Я ) О 11 12 1) 14 1

2 Д 4 67

«и))ц о

Х3 х о

Х,, 0

1 1 1 1 1 1 1 1

О О О О О О О

1 1 1 1

0 О 1 1

О О О О

О О 1 1

О О О 1 1 1 )

0 ) 1 О О 1 1

1 О 1 О 1 О 1

О 1 О 1 О 1 О 1, 0 0 О О О О О О О 0 О О О О 0 О

Х< 0О 0 O Î Î О 0 0 0 0 0 0 0 0 0

О 1 1 1 1 1 1 1 1 1 1 1 1 1 1 О (ь 0 О О 1 О 1 1 1 0. 1 1 1 1 1 1 О

ЬВаь)аа )аЪ.ЬаЗ 4 З-5 З-Ь Зт у 1 1 1 1 1 1 1 1 1в у О О О О 1 1 1 1 у О О 1 1 О О 1 ) у О 1.0101-01

Аналогичным образом присваивают1 ся номера ячеек ветвям в подмножест" вах А и А>, Рассмотрим теперь правила состав" пения таблиц реализуемых логических функций.

Исходными, данными для этого является условия для каждого мультиветвления и принятые номера.ячеек для различных ветвей. Допустим, что уу вектор содержит четыре двоичных переменных. На наборах этих перемен" ных определены условия мультиветЬлений. Обозначим Г! -.характеристическую функцию точек соответствую- зь щего булеза пространства:

1, если номер набора есть

0 „если номер набора не есть i Ь

Обозначии У .„ {х) - логическую

Функцию от переменных (Х.у, Х, Х, Хь}, которая принимает .единичное значение на тех наборах, которым соответствует переход к )-й ветви программы в S "м мультиветвлении.

f > 1(Х}-VF)

Ч УРТЗ, где Tg,;- множество номеров набора,. на которых 1 4 1. Тогда функции у - vrq %Sp 5 где уа„ - функция, соответствующая двоичной переменной у1 кода номера ячейки с адресом начальной коианды в

S"ì мультиветвлении, 8 в - множество номеров ветвей в S-и мультиветвлении; в соответствующем коде номера которых переменная уР = 1, р = 0.3

Таким образом, для каждого мультиветвления S получим систему четырех четырехместных логических функций

Ф Ф Ф

" "8М " =(",,У,Д ),X=

Ъ

Поясним изложенную методику на примере описания функции для первого мультиветвления из рассмотренного выше примера кодирования номеров ячеек, соответствующих ветвями в мультиветвлениях. Пусть заданы следующие условия первого мультиветвления на наборах (Х, Х, Х„, ХО) .. ф Д)зРь, f) g)=F)g Я„. (f)-«Р„+Р„+Р4+Р (Х) Р+Р Р F tF ФР ФР yF tF ФР

Тогда, приняв во внимание таблицу кодирования номеров ветвей, получим o-1= 1-Ъ f !-4 =Fg+Fp Fga F 9 FqjiF<

+ F)/ F14 FOR л-< -Ь 1 4 =F1 FQ, 4 FQ "Ь+ "Я

F + (g1 щь, Г1 ФГ„ 4 F

V „=V „-0

Со ответствующая .таблица функций

V=V„(X) будет иметь следующий вид

Аналогично рассмотренному составляются таблицы для 8-местных функций, если условия мультиветвления определе

22743 служивания этой группы заявок. Реше" ние этой задачи осуществляется аналогично рассмотреному выше. Выбранны на наборах из восьми двоичных переменных: =(

Аналогично рас.мотренному выполняется мультиветвление и при реализации

4S

55 (8 регистров по 8 разрядов) и регистр групп заявок (8-ми разрядный), в ко" тором фиксируется наличие заявок, функций устройства приоритета. Отличие заключается только в том, что операнд считывается не из ячейки накопителя, а из регистра заявок, не показанного на фиг. 1. Команда для этого не требуется, так как определение приоритетной заявки обычно выполняется.на микропрограммном уровне. Следует отметить, что в устройстве функция приоритета задается в виде таблицы, хранимой в накопителе.

Поэтому возможно задание любой функции и изменение заданных функций программным путем. Это обеспечивает гибкость и универсальность при существенной экономии аппаратурных затрат. Рассмотрим возможности организации в устройстве иерархической системы выявления приоритетных заявок. Одноступенчатая система позволяет определить приоритетную заявку не более, чем из 8-и соответственно

I принятому числу разрядов в регистре 12 операндов. Поэтому при большом числе абонентов, запрашивающих

ЭВИ, следует организовать иерархическую систему выявления приоритетных заявок. При этом двухступенчатая система позволит обслуживать

8 х 8 = 64 заявки, à S ступенчатая система S заявок. Возможности opra3 низации иерархической системы обслуживания заявок рассмотрим на примере двухступенчатой системы. Для,этого все заявки следует разбить на

7 групп с определением функций приоритетов F между группами и F3 внутри.группы между заявками. Для приема заявок должны быть регистры заявок отнесенных к соответствующим группам.

Выявление приоритетной заявки и переход к ее обслуживанию производится в две ступени. Сначала считывается регистр групп заявок и по его содер жимому в соответствии с заданной функцией приоритетов F выявляется группа заявок с наивысшим приорите.том. Выполняется переход к ветви об10

2S

3S ная ветвь программы содержит команду считывания регистра заявок, соответ-. ствующего выбранной группе, и выпол- . нения мультиветвления по его содержимому .в соответствии с функцией прио" ритетов F>. В результате осуществляется переход к одной из возможных

8-и ветвей программы, соответствующей обслуживанию заявки с наивысшим приоритетом в выбранной группе. Используемая при этом команда мультиветвления соответствует рассмотренной выше команде. Для выполнения разветвлений, соответствующих выявлению приоритетной заявки из возможных 64, потребуется .72 ячейки памяти для хранения адресов начальных команд (8 на первой ступени выбора и 64 на второй втупени выбора) и 12 Х 256 бит в сегменте таблиц из 256 ячеек для хранения таблиц 3-х систем 8-местных функций. В первом сегменте начальных адресов размещаются 8 адресов команд мультиветвления по каждому из 8 регистров заявок. В каждом из следующих 4-х сегментов по 16 ячеек хранятся адреса начальных команд

16-и программ обработки 16-и заявок,. в 2-х регистрах заявок (четном и нечетном). Первая из 3 х систем 8-мест" ных функций задает функцию приоритета групп заявок. Вторая система функций задает функцию приоритета заявок в группе и обеспечивает адресацию ячеек с номерами 0-7.

Третья система функций задает функцию приоритета заявок в группе и обеспечивает адресацию ячеек с номерами 8-15.

Указание необходимого сегмента начальных адресов осуществляется в команде мультиветвления в поле, которому соответствует выход 9 регистра команд 4.

Йрименение,предлагаемого устройства позволяет исключить достаточно сложную схему приоритета, обеспечивая при этом большую гибкость и универсальность, позволяет упростить. программирование процессов с мультиветвлениями и уменьшить затраты ячеек блока памяти для хранения программ, позволяет увеличить быстродействия за счет убыстрения реализации мультиветвлений.

922743 16

1, Устройство для организации мультиветвления процессов в электронной вычислительной машине, содержащее блок, памяти, регистр команд, блок микропрограммного управления и многоканальный коммутатор адреса, выход которого соединен с адресным входом блока памяти, 10 а вход выбора номера канала соединен с первым выходом блока микропрограммного управления, первый вход которого является управляющим входом устройства, второй вход под- 15 ключен к первому выходу регистра команд, информационный вход которого соединен с информационным выходом блока памяти, информационный вход которого является первым входом уст" 2в ройства, вход первого канала многоканального коммутатора адреса подключен к второму .выходу регистра команд, входы второго канала соединены соответственно с третьим, четвер- у5 тым, пятым и шестым выходами регистра команд, управляющие входы блока памяти, многоканального коммутатора адреса и регистра команд соединены с вторым выходом блока микропрограммного управления, о т л и ч а ющ е е с я тем, что, с целью повыше" ния производительности и экономичности, в него введены регистр результата, коммутаторы информации и регистр операнда, управляющие входы ко" торых соединены с вторыМ выходом блока микропрограммного управления, информационные входы регистра операнда и.коммутаторов информации соединены 4 с информационным выходом блока памяти, выходы коммутаторов информации соединены соответственно с входами регистра результата, выход которого-соединен с первым входом пятого канала многоканального коммутатора адреса, первый выход регистра операнда подключен к первым входам третьего и четвертого каналов многоканального коммутатора адреса, второй вход третьего канала которого. соединен с вторым выходом регистра операнда, второй вход четвертого канала подключен к четвертому выходу регистра команд, третьи входы

15. формула изобретения третьего и четвертого каналов многоканального коммутатора адреса подключены к шестому выходу регистра команд, четвертые входы соединены с вторым входом устройства, второй вход пятого канала многоканального коммутатора адреса соединен с пятым выходом регистра команд, третий вход является третьим входом устройства, входы кода номера канала коммутаторов информации соединены с третьим выходом регистра команд.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок микропрограммного управления содержит узел памяти микропрограмм, генератор тактовых импульсов, регистр, адреса микрокоманд, регистр микрокоманд, дешифратор кода управления, модификатор адреса, первый вход которого является первым входом блока, первый вход регистра адреса микрокоманд является вторым входом блока, второй вход соединен с адресным выходом регистра микрокоманд, счетный вход регистра адреса микрокоманд подключен к выходу модификатора адреса, выход регистра адреса микрокоманд соединен с адресным входом узла памяти микропрограмм, информационный выход которого соединен с информационным входом регистра микрокоманд, выход кода управления которого соединен с информационным входом дешифратора кода управления, первый и второй выходы которого являются соответственно первым и вторым выходами блока, третий и четвертый выходы соединены соответственно с вторым входом модификатора адреса и с третьим входом регистра адреса микрокоманд, тактовые входы узла памяти микропрограмм, регистра микрокоманд и дешифратора кода управления подключены к выходу генератора тактовых импульсов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 638963, кл. G 06 F 9/46, 1976.

2, Авторское свидетельство СССР и 640295, кл. G 06 F 9/46, 1976.

3. Таненбаум Э. "Многоуровневая организация ЭВМ", М,, "Мир", 1979 (прототип).