Устройство для логарифмирования двоичных чисел

Устройство для логарифмирования двоичных чисел

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕИИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

1 (1)924705 (61) Дополнительное к авт. свид-ву (22) Заявлено 300780 (2i ) 2983669/18-24 (51)М.Кп з с присоединением заявки ¹

G F 7/556

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано 300482. Бюллетень ¹ 16 (531УДК 681. 3 (088.8) Дата опубликования описания 30.04 ° 82 (72) Авторы изобретения

A.Í.Ôëîðåíñîâ, В.И.Потапов и М.IÎ.Плотников

f (71) Заявитель

Омский политехнический институт (54) УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ

ДВОИЧНЫХ ЧИСЕЛ

Изобретение относится к вычисли- тельной технике и может быть использовано в качестве цифрового генератора значений логарифмической Функции.

Известно устройство, содержащее регистры числа и результата, блок деления, схему сравнения, накопитель, сдвиговый регистр и блок управления jl j.

Недостатком данного устройства является низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому является

1 )5 устройство для логарифмирования двоичных чисел, которое содержит регистр старших разрядов аргумента, соединенный с адресными входами двух блоков памяти и регистр младших разрядов аргумента, выход которого через сдвийатель, первый коммутатор и сумматор подключен к.выходному регистру (2) °

Недостатком известного устройства является большой объем постоянной памяти, требуемой для хранения таблиц коэффициентов; что существен" но сужает область применения подобных устройств и позволяет испольэовать их лишь в малоразрядных ЦВМ (не более 12 — 16 разрядов) . Для аргумента длиной 24 двоичных разряда объем таблиц составляет 119.2"" . бит., что не позволяет применять данное устройство в качестве узла универсальных ЗВМ.

Цель изобретения — сокращение аппаратных затрат.

Поставленная цель достигается тем, что в устройство, содержащее регистры старших и младших разрядов, два блока памяти, первый сдвигатель, первый коммутатор, сумматор и выходной регистр, вход которого соединен с выходом сумматора, первый вход которого соединен с выходом первого коммутатора, первый вход которого через первый сдвигатель соединен с выходом регистра младших разрядов, выход регистра старших разрядов соединен с входами блоков памяти, содержит второй и третий сдвигатели, второй, третий и четвертый коммутаторы, блок деления, блок синхронизации и два буферных регистра, входы которых соединены с выходом сумматора, выходы первого и второго буферных регистров соединены соответственно с первыми входами второго и третьего коммутаторов, выходы кото924705 рых соединены с первым и вторым входами блока деления„ выход которого соединен с первым входом четвертого коммутатора, выход которого соединен с вторым входом сумматора, вторые входы второго, третьего и четвертого коммутаторов соединены соответственно с выходами второго сдвигателя, первого блока памяти и регистра младших разрядов, выход которого соединен с первыми входами второго и третьего 10 сдвигателей, вторые входы которых соединены с выходом регистра старших разрядов, выходы второго сднигателя и второго блока памяти подклю" чены соотнетственно к второму и 15 третьему входам перного коммутатора, выходы блока синхронизации соединены соответственно с управляющими входами регистрбв старших и младших разрядов, буферных регистров и коммутаторов.

Вычисление натурального логарифма от нормализованного аргумента Х (1/2 " Х < 1) производится в предлагаемом устройстве на основе следующих соотношений L nX -. U (x), где

3дМ

0 О ()(")=е х

ЬО

9. ,й +й-—

1х 0+bx

Здесь Х о — опорная часть аргумента, представленная k старшими разрядами аргумента, а д Х вЂ” приращение аргумента, представленное и-К-двоичными разрядами, где n — общее количество разрядов требуемого для представления аргумента Х. Значения tn XpU- lx зависящие только от опорной части аргумента, вычисляются предварительно и заносятся в таблицы, реализо- 40 ванные на блоках постоянной памяти.

Значение параметра k для получения верными всех и двоичных раэрядон результата необходимо при этом взять из выражения k = Г(п — 1)/57"

Расчеты, проведенные при n=24, показывают, что потребуется хранить лишь 32 константы длиной 24 разряда.

Таким образом, для рассмотренного устройства по сравнению с устройст. вом-прототипом получается выигрыш в 50 объеме блоков памяти более чем в

300 раэ, На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит блоки 1 и 2 55 памяти, регистр 3 старших разрядов арг? мента, коммутатор 4, блок 5 деления, коммутатор б, сумматор 7, коммутатор 8, выходной регистр 9 результата, регистры 10 и 11 буферные, 60 коммутатор 12, регистр 13 младших разрядов (аргумента), сдвигатели

14 - 16, блок 17 синхронизации.

Сднигатели 15 и 16 реализуют операции 65 х 4хо+ьх и х- 2х +ьх соответственно, которые заключаются н добавлении между старшими и младшими разрядами аргумента соответстну" ющего числа нулей (днух и одного).

Устройство для логарифмирования двоичных чисел работает следующим образом.

В первом такте по сигналу с блока синхронизации 17 адрес Хэ, передаваемый с выхода регистра старших разрядов аргумента З,поступает на нходы блоков памяти 1 и 2, на выходах этик блоков памяти появляются соответственно значения — 2 Х „ и

ЕпХО, а на выходах сдвигателей 15 и 16 — соответственно значения 4Xp+

+ ь Х и 2Х p + ь X. Значения 2ХО с выхода первого блока 1 памятй через коммутатор 4 по сигналу с блока

17 поступает на вход делимого блока

5 деления, значение 2Х z + ь Х с выхода сднигателя 16 через коммутатор 12 по сигналу с блока 17, поступает на нход делителя блока 5 деления, на выходе которого образуется промежуточный результат Р = .-2Х /

/(2? p + ДХ). Одновременно с этим значение ДХ с выхода регистра младших разрядов аргумента 13 через коммутатор 6 по сигналу с блока 17 поступает на второй вход сумматора 7,на первый вход которого поступает значение 2ДХ, образованное на выходе сдвигателя 14, передаваемое через коммутатор 8, по сигналу с блока 17.

Результат, равный ЗдХ запоминается в буФерном регистре 10.

Во втором такте по управляющим сигналам с блока синхронизации 17 происходит сложение промежуточного результата Р„, поступающего на сум- матор 7 через коммутатор 6, и значения 4Х p + ДХ, поступающего с выхода сдвигателя 15 через коммутатор 8 на вход сумматора 7. Промежуточный результат Р = 4Х о + 3X + Р запоминается на втором буферном регистре.

В третьем такте значения ЗдХ с выхода буферного регистра 10 через коммутатор 4 поступает на вход делимого блока 5 деления, промежуточный результат Ро с выхода буферного регистра 11 через коммутатор 12 поступает на вход делителя блока 5 деления. Промежуточный результат

P g = 3bX/Pg с выхода блока 5 деления через коммутатор б передается на вход сумматора 7. На другой вход последнего поступает значение с выхода второго блока 2 памяти, передаваемое на сумматор 7 через коммутатор 8. Результат P = 3nX o + Р с выхода сумматора 7 поступает на вход регистра результата 9..

Таким образом, предлагаемое устройство обеспечивает положительный

924705

Формула .изобретения

ВНИИПИ Заказ 2820/67 Тираж 732 Подписное

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4 эффект - сокращение объема блоков памяти.

-Устройство для логарифмирования двоичных чисел, содержащее регистры старших и младших разрядов, два бло" ка памяти, первый сдвигатель, первый коммутатор, сумматор и выходной регистр, вход которого соединен с 10 выходом сумматора, первый вход кото рого соединен с выходом первого коммутатора, первый вход которого через первый сдвигатель соединен с выходом регистра младших разрядов, выход 15 регистра старших разрядов соединен с входами блоков памяти, о т л и чающее с я тем, что, с целью сокращения аппаратных затрат, оно содержит второй н третий сдвигатели, второй, третий и четвертый коммутаторы, блок деления блок синхронизации и два буферных регистра, входы которых соединены с выходом сумматора, выходы первого и второго буферных регистров соединены. соответственнос первыми входами второго и третьего коммутаторов, выходы которых соединены с первым и вторым входами блока деления, выход которого соединен с первым входом четвертого коммутатора, выход которого соединен с вторым входом сумматора, вторые sxoды второго, третьего и четвертого коммутаторов соединены соответственно с выходами второго сдвигателя, первого блока памяти и регистра младших разрядов, выход которого соединен с первыми. входами второго и тре" тьего сдвигателей, вторые входы ко" торых соединены с выходом регистра старших разрядов, выходы второго сдвигателя и второго блока памяти подключены соответственно к второму и третьему входам первого коммутатора, выходы -блока синхронизации соединены соответственно с управляющими входами регистров старших и младших разрядов, буферных регистров и коммутаторов.

Источники информации, принятые во внимание при экспертизе

l. Авторское свидетельство СССР

9 590733, кл. G Об F 7/38, 1978.

2. Авторское свидетельство СССР

М 593212, кл. G 06 F 7/38, 1978 (прототип).