Многопрограммный делитель частоты

Многопрограммный делитель частоты

Иллюстрации

Показать все

Реферат

 

O Il И C A H M Е < 1924866

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республии (61) Дополнительное к авт. саид-ву (22)»« «o 14. 02.80 (21) 2881459/18-21 с присоединением заявки рв (23) Приоритет (5t)NL. Кл.

Н 03 К 23/02

Воударстекнный квинтет

СССР во делам нзабретеннй н открытий

Опубликовано 30. 04.82, Бюллетень М 16

Дата опубликования описания 30, 04 . 82 (») УДХ 621. .374.4 (088.8) 1

В.ф. Мочалов, В.В. Колесников и В.Л. Лы нко (72) Авторы изобретения (7I) Заявитель (54) МНОГОПРОГРАММНЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ

Изобретение относится к импулЬсной технике и может быть использо" вано в устройствах, где необходимо деление последовательности входных импульсов на число (как целое так и дробное), задаваемое в процессе работы устройства соответствующим управляющим сигналом.

Кроме того, предлагаемый делитель может быть использован для распределения счетных импульсов по К выходным шинам, где К задается в процессе работы устройства соответствующим управляющим сигналом.

Известен делитель частоты с прот5 граммным управлением, содержащий коммутатор входных импульсов, три счетчика импульсов, три логических элемента ИЛИ, осуществляющих коммутацию поступления импульсов из счетчика(11.

Недостатком известного устройства является большое количество сбору" дования и значительная сложность устройства.

Наиболее близким техническим решением к предлагаемому является многопрог раммный делитель частоты, с0» держащий два выходных логических эле" мента ИЛИ-НЕ и два и-разрядных рас-пределителя, каждый разряд которых со-держит триггер памяти, коммутационный триггер и управляющий логический элемент ИЛИ-НЕ, а последний разряд каж" дого распределителя, кроме того, содержит дополнительный коммутационный триггер (2).

Недостатком известного устройства является выполнение его на большом количестве оборудования, а следовательно, низкая надежность.

Цель изобретения - повышение надежности работы устройства.

Поставленная цель достигается тем, что в .многопрограммный делитель частоты, содержащий два выходных логических элемента и два и-разрядных распределителя, каждый разряд которых содержит триггер памяти и управляю3 924866 щий логический элемент, а последний разряд каждого распределителя, кроме того, содержит коммутационный триггер, причем к первому входу управляющего логического элемента каждого разряда обоих распределителей подключена шина управления данным разрядом распределителей, единичный выход коммутационного триггера одного распределителя соединен с вторым вхо-io дом управляющего логического элемента каждого разряда другого распределителя, единичный и нулевой выходы коммутационного триггера второго распределителя соединены соответственно с первым и вторым входами первого выходного логического элемента, выход которого соединен с первым входом второго выходного логического элемента, к выходу которого подключена выходная шина, в каждый распределитель введены дополнительный триггер, а в каждь и из разрядов распределителей — логический элемент И-НЕ, выход которого соединен с первым входом логического элемента И-НЕ последующего разряда, с первым единичным входом триггера памяти данного разряда, с вторым единичным входом триггера памяти предыдущего разряда и с информационным выходом данного разряда, единичный выход триггера памяти каждого разряда (кроме последнего) распределителей соединен с вторым входом логического элемента И-HE no35 следующего разряда, а нулевой выход триггера памяти каждого разряда (кро- ме первого) - с нулевым входом триггера памяти предыдущего разряда, выход управляющего логического элемента каждого разряда (кроме первого) обоих распределителей соединен с третьим единичным входом триггера памяти предыдущего разряда, выход логического элемента И-НЕ последнего разря45 да данного распределителя соединен с первым нулевым входом коммутационного триггера данного распределителя и с третьим входом управляющего логического элемента каждого разряда дру50 гого распределителя, нулевой вход триггера памяти последнего разряда данного распределителя .соединен с нулевым выходом коммутационного триггера данного распределителя, единичный вход которого соединен с нулевым выходом триггера памяти последнего разряда данного распределителя, единичный выход дополнительного триггера каждого распределителя соединен с первым входом логического элемента

И-НЕ первого разряда даннЬго распределителя, выходы управляющего логического элемента и логического элемента

И-HE первого разряда каждого распределителя подключены к единичным входам дополнительного триггера данного распределителя, к нулевому входу которого подключен нулевой выход триггера памяти первого разряда данного распределителя, выход логического элемента И-HE последнего разряда первого распределителя соединен с вторым входом второго выходного логического элемента, выход логического элемента

И-НЕ последнего разряда второго распределителя соединен с третьим входом первого выходного логического элемента И, а входная шина подключена к второму входу логического элемента

И-HE каждого разряда распределителей и к второму нулевому входу коммутационного триггера каждого распределителя, кроме того, управляющие и входные логические элементы Bblflofl нены на логических элементах И-НЕ.

На чертеже представлена функциональная схема многопрограммного делителя частоты.

Устройство содержит первый и второй четырехразрядные распределители и 2, управляющие логические элементы 3-10 И-НЕ, логические элементы 11-18 И-НЕ, триггеры 19-26 памяти, коммутационные триггеры 27-28, дополнительные триггеры 29-30, выходные логические элементы 31-32 И-НЕ, входную шину 33 информационные выходные шины 34-41, управляющие шины

42-49, выходную шину 50 дробного коэффициента деления.

Устройство работает следующим образом.

В исходном состоянии входной сигнал на шине 33 отсутствует (равен логическому нулю). Триггер 22 памяти установлен в единичное состояние, а остальные триггеры памяти и дополнительные триггеры установлены в нулевое состояние. В этом случае на выходах логических элементов 11-18 И-НЕ, на выходе выходного логического элемента 31 И-НЕ и выходах коммутационного триггера 27 сигналы равны логической единице, а на выходе выходного логического элемента 32 И-НЕ логический нуль, коммутационный триггер 28 находится в нулевом состоянии.

866

5 924

Пусть, например, необходимо получить коэффициент деления 2,5. Для этого необходимо подать сигнал, равный логической единице, на управляющие входы 48 и 43, а на остальные управляющие входы — логический нуль.

Тогда на выходе управляющего логического элемента 9 И-НЕ появляется сигнал, равный логическому нулю, который устанавливает триггер памяти 24 tO в единичное состояние. Состояния остальных триггеров памяти не изменяются, так как на выходах остальных управляющих логических эле ментов И-НЕ распределителей сигналы равны логи- 15 ческой единице.

С приходом на шину 33 первого счетного импульса на нулевом выходе коммутационного триггера 27 появляется сигнал, равный логическому нулю, 20 который устанавливает триггер 27,памяти в нулевое состояние. Одновременно на выходе логического элемента 17 И-НЕ появляется сигнал, равный логическому нулю, который устанавливает триггер 25 памяти в единичное состояние, а сигнал, равный логическому нулю, с нулевого выхода последнего устанавливает логическую единицу на нулевом выходе триггера 24 памя- зв ти.

Наличие связи с выхода логического элемента 17 И-HE на вход логического элемента 10 И-НЕ и на единичный вход триггера 24 памяти препятствует появлению на выходах последних сигнала, равного логичеСкому нулю, во время действия первого счетного импульса. В паузе после первого счетного импульса коммутационный триггер 27 устанавливается в нулевое состояние и закрывает управляющие логические элементы 7-10 И-ttE, а триггер

24 памяти также устанавливается в нулевое состояние и закрывает логический элемент 17 И-НЕ. Следовательно, первый счетный импульс-сдвигает единицу из триггера 24 памяти в триггер

25 памяти.

Аналогично с приходом второго. счетного импульса единица из триггера 25 переписывается через элемент

18 И-НЕ в триггер 26 памяти. При этом на выходах коммутационного триггера 28 устанавливаются сигналы, 55 равные логической единице, Наличие связи с выхода логического элемента 18 И-НЕ на выходы логических элементов 3-6, 31 И-НЕ препятствует появлению на их выходах сигнала, равного логическому нулю.

В паузе после второго счетного импульса на выходах логических weментов 4, 31 И-НЕ появляются сигналы, равные логическому нулю. Первый из них через логический элемент

32 И-НЕ поступает на выходную шину

50, а второй устанавливает триггер 19 памяти в единичное состояние.

С приходом третьего счетного импульса сигнал, равный логическому нулю, с нулевого выхода коммутационного триггера 28 устанавливает триггер 26 памяти в нулевое состояние и закрывает логический элемент 31 И-НЕ.

При этом прекращается формирование сигнала на шине 50. Одновременно про" исходит сдвиг единицы из триггера 19 памяти через элемент 12 в триггер 20 памяти. В паузе после третьего счетного импульса коммутационный триггер

28 устанавливается в нулевое состояние и закрывает логические элементы 3-6, 31 И-НЕ.

Четвертый счетный импульс производит сдвиг единицы из триггера 20 памяти через элемент 13 И-НЕ в триггер 21 памяти, а пятый счетный импульс сдвигает единицу из триггера 21 памяти в триггер 22 памяти. При этом сигнал, равный логическому нулю, с выхоДа логического элемента 14 И-НЕ поступает через логический элемент

32 И-НЕ на выходную шину 50, а также блокирует логические элементы 710 И-НЕ, так как на единичном выходе коммутационного триггера 27 появляется логическая единица. В паузе после пятого счетного импульса прекращается формирование сигнала на выходной шине 50, а на выходе логического . элемента 9 И-НЕ появляется сигнал, равный логическому нулю, который устанавливает триггер 24 памяти в единичное состояние. Следовательно, схема возвращается в исходное состояние.

Таким образом, на пять входных импульсов на выходной шине 50 формируются два импульса, т.е. осуществляется деление на 2,5. При этом с информаци- онных выходов 40, 41, 35-37 могут быть распределены сигналы, равные по длител1 ности счетным импульсам, а частота этих сигналов в пять раз меньше частоты счетных импульсов.

Коэффициент деления 1,5 получают при наличии на управляющих входах 44 и 49

924866 логической единицы, а 3,5 — на управляющих входах 42 и 47 и т.д.

По сравнению с известным предлага— емое устройство выполнено на меньшем количестве оборудования, что ведет к уменьшению потребляемой мощности и к повышению надежности устройства. формула изобретения

1. Многопрограммный делитель частоты, содержащий два выходных логических элемента и два и-разрядных распределителя, каждый разряд которых содержит триггер памяти и управляющий логический элемент, а последний разряд каждого распределителя, кроме того, содержит коммутационный триггер, причем к первому выходу уп15

20 равляющего логического элемента каждого разряда обоих распределителей подключена шина управления данным разрядом распределителей, единичный выход коммутационного триггера одного распределителя соединен с вторым входом управляющего логического элемента каждого разряда. другого распределителя, единичный и нулевой выходы

A элемента, к выходу которого подключена выходная шина, о т л и ч а ю шийся тем,что, с целью повышения надежности, в каждый распределитель введены дополнительный триггер, 40 а в каждый из разрядов распределителей - логический элемент И-НЕ, выход которого соединен с первым входом логического элемента И-НЕ последующего разряда, с первым единичным входом триггера памяти данного раз ряда, с вторым единичным входом триггера памяти предыдущего разряда и с информационным выходом данного разряда, единичный выход триггера памяти каждого разряда (кроме последнего) распределителей соединен с вторым входом логического элемента И-HE последующего разряда, а нулевой выход триггера памяти каждого разряда (кроме первого) - c нулевым входом триггера памяти предыдущего разряда, выход управляющего логического эле50

55 коммутационного триггера второго рас- 30 пределителя соединены соответственно с первым и вторым входами первого выходного логического элемента, выход которого соединен с первым вхоом второго выходного логического

35 мента каждого разряда (кроме первого) обоих распределителей соединен с третьим единичным входом триггера памяти предыдущего разряда, выход логического элемента И-НЕ последнего разряда данного распределителя соединен с первым нулевым входом коммутационного триггера данного распределителя и с третьим входом управляющего логического элемента каждого разряда другого распределителя, нулевой вход триггера памяти последнего разряда данного распределителя соединен с нулевым выходом коммутационного триггера данного распределителя, единичный вход которого соединен с нулевым выходом триггера памяти последнего разряда данного распределителя, единичный выход дополнительного триггера каждого распределителя соединен с первым входом логического элемента И-HE первого разряда данного распределителя, выходы управляющего логического элемента и логического элемента И-НЕ первого разряда каждого распределителя подключены к единичным входам дополнительного триггера данного распределителя, к нулевому входу которого подключен нулевой выход тиггера памяти первого разряда данного распределителя, выход логического элемента И-НЕ последнего разряда первого распределителя соединен с вторым входом второго выходного логического элемента, выход логического элемента И-НЕ последнего разряда второго распределителя соединен с третьим входом первогo выходного логического элемента И, а входная шина подключена к второму входу логического элемента И-НЕ каждого разряда распределителей и к второму нулевому входу коммутационного триггера каждого распределителя.

2, Делитель частоты по и. 1, о т л и ч а ю шийся тем, что управляющие и выходные логические элементы выполнены на логических элементах И-НЕ.

Источники информации, принятые во внимание при экспертизе

1. Патент Англии h" 1225772, кл. Н 3 А, 1971.

2. Авторское свидетельство СССР

Ю 641658, кл. Н 03 К 23/02, 1976 (прототип).

g24366

Тираж 954 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5. Заказ 2838/75

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель Л. Левченко

Редактор А. Маковская Техред E. Харитончик Корректор А.

А. Ференц