Устройство для логарифмирования массивов двоичных чисел

Устройство для логарифмирования массивов двоичных чисел

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<Ä>926654 (61) Дополнительное к авт. свид-ву— (22) Заявлено 251279 (21) 2896014/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 0705,82. Бюллетень ¹ 17

Дата опубликования описания 070Ü82 (51)М КЛ з

G 06 F 7/556

Государственный комитет

ССС P по делам изобретений и открытий

153) УДК 6 81 ° 3 25 (088.8) (72) Авторы изобретения

А.A. Мельник и Н.В.. Черкасский

Львовский ордена Ленина политехнический институт (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ МАССИВОВ

ДВОИЧНЫХ ЧИСЕЛ

Изобретение относится к вычислительной технике и предназначено для использования в высокоскоростных универсальных и специализированных вычислительных устройствах, служащнх для обработки больших массивов данных.

Известно цифровое логарифмирую» щее устройство, содержащее входной регистр, блок вычисления характеристики, сдвигающий регистр, блок. выделения остатка, результирующий регистр, блок деления, два дешифратора, блок умножения, блок априор" ной информации, сумматор (1).

Недостатком этого устройства является низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому является цифровое устройство для логарифмирования двоичных чисел (2), содержащее регистры старших и младших разрядов аргумента, три блока постоянной памяти, блок управления, коммутатор, сумматор, выходной регистр, триггер, сдвигатель, блок управления сдвнгателем. Быстродействне известного устройства не превышает

2 сам+2 зыб+ сиз > где с „- время суммиРования на сумматоре;

t ó — время выборки из памяти; - время сдвига промежуточного результата. g Недостатком известного устройства является низкое быстродействие при обработке массивов чисел.

Дель изобретения — повышение быстродействия при обработке массивов чисел.

Поставленная цель достигается. тем, что в устройство для логарифми- рования массивов двоичных чисел, содержащее регистры старших и младших разрядов аргумента, три блока. памяти, блок синхронизации, первый сумматор, выходной регистр, триггер, сдвигатель, блок управления сдвигателем, причем выход регистра старших разрядов аргумента соединен со входом первого, блока памяти, а выход регистра младших разрядов аргумента соединен со входом второго блока памяти выход знакового разряда первого сумматора соединен со входом триггера, соединенного выходом с vn926654 равляю цим входом блока управления сдвигателем, дополнительно введены десять регистров и второй сумматор, причем информационный вход первого регистра соединен с выходом первого блока памяти, прямой выход первого регистра соединен с информационным входом второго регистра, инверсный выход первого регистра — с первым входом первого сумматора, второй вход которого соединен с информационным входом третьего регистра и выходом четвертого регистра, информационный вход которого соединен с выходом второго блока памяти, выход первого сумматора соединен с ин- 15 формационным входом пятого регистра, выход которого соединен со входом третьего блока памяти, выход которого соединен со входом шестого регистра, выход которого соединен с информа- 20 ционным входом сдвигателя, управляющий вход которого через седьмой регистр соединен с выходом блока управления сдвигателем, информационный вход которого соединен с вы- 75 ходом третьего регистра, выход. сдвигателя соединен с информационным входом восьмого регистра, выход которого соединен с первым входом второго сумматора, второй вход которого ( соединен с выходом девятого регистра, соединенного входом через десятый регистр с выходом второго регистра, выход второго сумматора соединен со входом выходного регистра, управляющие входы всех регистров и триггера соединены,с выходом блока синхронизации.

На чертеже представлена блок-схема устройства.

Устройство содержит регистр 1 40 старших разрядов аргумента, регистр

2 младших разрядов аргумента, блоки

3-5 памяти, регистры 6-15, сумматоры 16 и 17, триггер 18, блок 19, управления сдвигателем, сдвигатель 45

20, выходной регистр 21 и блок 22 синхронизации.

Регистры 6-15 предназначены для кратковременного запоминания результатов промежуточных вычислений и 50 для обеспечения конвейерного способа обработки.

В том же такте содержимое триггера 18 и регистра .10 поступают на блок 19 управления.сдвигателем, который представляет собой комбинационную схему, подсчитывающую число нулевых разрядов слева до перного единичного разряда в регистре

10 и суммирующую это число со значением триггера 18, что дает значение требуемого числа сдэигов q в сдвигателе 20 для получения на его х« выходе значения Вод 1(1 + †„ ) из поступающего на вход этого сдвигатеq xll ля значения Год 1(1+2 — „, ) .

В четвертом такте значение регистра 8 переписывается в регистр

11, значение с .выхода блока 5 памяти записывается в регистр 12, а число q из блока 19 управления сдвигателем записывается в регистр 13. В сдвигателе 20 осуществляется сдвиг

5 x" на Ч разрядов значения ogq(1+2 †„,) и на его выходе получается значение

8og<(1+ †„,), что справедливо ввиду

Х« выполнения условия для К, так как в этом случае с точностью до с - выНН1

60

Вычисление двоичного логарифма от нормализованного аргумента

x (1 с х < 1) производится на осноg ве соотношений

Е С, =ЕоЗ,(х +х )=pog x eog (1+ х«

+ -r) и х х

Ео9,,4 - cog х — Ео9,х, х где х — число, образованное старшими разрядами аргумента; х" — число, образованное младшими разрядами аргумента.

Устройство работает следующим образом.

В первом такте работы устройства в регистры старших 1 и мпадших 2 разрядов аргумента поступают соответственно значения х и х" .Эти числа передаются соответственно на входы блоков 3 и 4 памяти, где хранятся таблицы логарифмов старших и младших разрядов аргумента, а с их выходов снимаются значения Pog

3og x" соответственно. Во втором такте эти значения записываются в регистры б, 7 и поступают на входы сумматора 16, причем содержимое регистра б поступает с инверсных его выходов. На выходе сумматора 16 х формируется значение 1оЧ1 — „, . В третьем такте значение мантиссы, полученное в сумматоре, поступает в регистр 9, а содержимое регистров б и 7 — в регистры 8 и 10 соответственно. Значение знакового разряда сумматора 16 запоминается в триггере

18 (знака промежуточного результата) .

Содержимое регистра 9 передается на вход блока 5 памяти, где хранится таблица промежуточных преобразований. Этот блок осуществляет таб.— личное преобразование значения манф тиссы Bog в соответствующее зна9.х чение

8оц 1(1 + 2 - )

4 х" где q - такое целое число, что ;х" . -М1

2 < 2 — <2 х

Число к при этом удовлетворяет условию 2k ) n-l, где n — число двоичных разрядов аргумента.

9 26654 полняется приближенное равенство.

Ьд,1(1 -,-> 2 Ед,,(1+2 —, >.

В пятом такте образованное на выходе сдвигателя 20 число записываетея в регистр 15, а число tog»1x из регистра 11 записывается в регистр

14. Эти числа поступают на сумматор

17, где происходит сложение значений 3од 1(1 + †", ) и 1од х, в результате чего в сумматоре 17 образуется по исходной формуле искомое значение 0og x. B шестом такте это значение передается на выходной регистр 21 и из него — на выход устройства. Тактовые импульсы, управляющие работой устройства, генерируют блок 22 синхронизации.

Таким образом, предлагаемое устрОйство преобразует нормализованное значение аргумента х в значение

Еод1х.

Предлагаемое устройство работает по конвейерному. принципу, поэтому в каждом такте в устройство можно вводить новый операнд. При обработке массивов чисел в каждом такте на выходе устройства появляется резуль- + тат вычисления. Длительность такта определяется задержкой в наиболее медленном узле устройства, которым в данном случае является сумматор.

Поэтому при обработке массивов данных быстродействие устройства равно T = tgg °

Формула изобретения

Устройство для логарифмирования массивов двоичных чисел, содержащее регистры старших и младших разрядов аргумента, три блока памяти, блок синхронизации, первый сумматор, выходной регистр, триггер, сдвигатель, блок управления сдвигателем, причем выход регистра старших разрядов аргумента соединен со входом первого блока памяти, а выход регистра младших разрядов аргумента соединен со входом второго блока памяти, выход ляющие входы всех регистров и триггера соединены с выходом блока синхронизации.

Источники информации, принятые во виимание при экспертизе

1. Авторское свидетельство СССР

9 624233, кл G 06 F 15/20» 1978.

2. Авторское свидетельство СССР

9 593212, кл. G 06 F 7/38 1978 (прототий). знакового разряда первого сумматора соединен со входом триггера, соединенного выходом с управляющим входом блока управления сдвигателем, отличающееся тем, что, с целью повышения быстродействия, в устройство введены десять регистров и второй сумматор, причем информационный вход первого регистра соединен с. выходом .первого блока памяти, 10 прямой выход первого регистра соединен с информационным входом второго регистра, инверсный выход первого регистра — с первым входом первого сумматора, второй вход которо15 го соединен с информационным входом третьего регистра и выходом четвертого регистра, информационный вход которого соединен с выходом второго блока памяти, выход первого сУмма20 тора соединен с информационным входом пятого регистра, выход которого соединен со входом третьего блока памяти, выход которого соединен со входом шестого регистра, выход которого соединен с информационным входом сдвигателя, управляющий вход которого через седьмой регистр соединен с выхсщом блока управления сдвигателем, информационный вход которого соединен с выходом третьего регистра, выход сдвигателя соединен с информационным входом восьмого регистра, выход которого соединен с первым входом второго сумматора, второй вход которого сое35 динен с выходом девятого регистра, соединенного входом через десятый регистр с выходом второго регистра, выход второго сумматора соединен со входом выходного регистра, управ926654

Составитель А. Зорин

Редактор Н. Кешеля Техред)Х. Кастелевич Корректор М. Коста

Заказ 2982/41 Тираж 732 Подписйое

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. ужгород, ул. Проектная, 4