Адаптивная система обработки данных

Адаптивная система обработки данных

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ к ютовскомм свидительствю

Союз Советскик

Социалистических республик ()926662 (61) Дополнительное к авт. санд-ву (51)M. Кл.

G 06 F 15!16 (22) Заявлено 26.05.80 (21) 2972131/18-24 с присоединением заявки М

Гоаударстееиный конитет

СССР (23) Приоритет оо яелаи изобретений и открытий

Опубликовано 07.05.82. Ьтоллетень яа 17

Дата опубликования описания 07.05.82 (53) УДК 681.323 (088.8) (72) Авторы изобретения

В.М. Антонов и В.Н. Середкин (7l) Заявитель (54) АДАПТИВНАЯ СИСТЕМА ОБРАБОТКИ ДАННЫХ

Изобретение относится к вычислительной технике, в частности к адаптивным вычислительным системам, перестраивающим свою структуру в зависимости от заданных спосо. бов обработки данных, и может быть применено в измерительно-вычислительных комп5 лексах и в автоматизированных системах . управления технологическими, процессами.

Известно адаптивное вычислительное устройство, содержащее многофункциональные . модули обработки, блоки памяти, блок контроля, коммутаторы, элементы И,. ИЛИ, НЕ, кольцевые регистры, в котором могут быль организованы как последовательный, так и параллельный способы вычисления функций и, кроме того, осуществляется перенастройка модулей при их отказах (1).

Недостатками известного устройства являются значительные аппаратурные затраты и сложная логика организации реконфигурации

l0 многофункциональных модулей.

Наиболее близкой к предлагаемой по

/технической сушности является система обработки, 2 содержащая центральный процессор и несколько устройств ввода — вывода.

Известная система может обслуживать как системные прерывания от устройств ввода— вывода, так и заявки на обработку данных.

В последнем случае известная система обработки данных содержит память заявок и однотипные процессоры, каждый из которых содержит операционный блок и блок опроса, причем входы-выходы операционных блоков всех процессоров объединены шиной данных с входом-выходом йамяти заявок, вход памяти заявок подключен к шине запросов, выход — к первому входу блока опроса первого процессора, выход операционного блока в каждом процессоре подключен к ши-. не запросов и к второму входу блока опроса, первый выход которого соединен с входом операционного блока.

В этой системе обработки данных операционный блок каждого процессора по шине запросов выдает запрос на получение заявки из памяти заявок для ее обслуживания. При наличии запроса память заявок выдает сигнал

926662

15

3 разрешения, который последовательно проходит через блоки опроса всех процессоров в направлении снижения приоритета. Первый процессор из числа выдавших запрос останавливает дальнейшее прохождение сигнала разрешения, устанавливает связь с памятью заявок, считывает из нее по шиле данных первую в очереди заявку и сбрасывает свой запрос, разрешая тем самым считывание сле дующих заявок другими процессорами, выдавшими запросы. Считанная в первый процессор заявка обрабатывается в его операционном блоке до конца, после чего этот процессор вновь выдает запрос.

В случае отказа процессора он не выдает запрос, тем самым пропуская сигнал разрешения к последующим процессорам. Процессоры идентичны и каждый из них может обработать любую заявку, поэтому система aganтируется к отказам отдельных процессоров, а распределение заявок по процессорам носит случайный характер. В системе одновременно могут обрабатываться несколько независимых заявок. Таким образом, в системе реализуется параллельный способ обработки, заявок (2ig5

Основным недостатком известной системы является функциональная ограниченность ее только параллельным способом обработки. В ней невозможна организация. последовательного способа обработки, который для некото- щ рых типов заявок (в частности для заявок, зависимых между собой) более эффективен.

Цель изобретения — сокращение времени обслуживания взаимозависимых заявок. указанная цель достигается тем, что в agan35 тивную систему обработки данных, содержащую память заявок и однотипные процессоры, каждый из которых содержит операционный блок и блок опроса, входы-выходы операционных блоков всех процессоров объеди40 иены шиной данных с входом-выходом памяти заявок, выход памяти заявок подключен к входу разрешения блока опроса первого процессора, выход запроса операционного блока подключен к входу запроса блока опроса, 45 управляющий выход блока опроса подключен к управляющему входу операционного блока, введены в каждый процессор элемент ИЛИ и блок переключения режимов, причем выход элемента ИЛИ первого процессора подключен к входу памяти заявок, выход элемента ИЛИ каждого процессора, кроме первого, подклю, чен к входу запроса блока переключения режимов каждого предыдущего процессора, первый вход элемента ИЛИ подключен к выхо- ду запроса блока переключения режимов, вто- 55 рой вход элемента ИЛИ подключен к, выходу запроса операционного блока, входы переключения.блоков переключения режимов всех процессоров соединены между собой, выход обращения операционного блока соединен с входом обращения блока переключения режимов, выход резрешения которого подключен к входу разрешения блока опроса последующего процессора, выход разрешения блока опроса подключен к входу разрешения блока переключения режимов, причем блок переключения режимов содержит элемент ИЛИ и три элемента И, выход первого элемента

И подключен к выходу запроса блока, первый вход первого элемента И соединен с входом переключения блока и с первым входом второго элемента И, а второй вход с входом запроса блока и первым входом третьего элемента И, второй вход которого соединен с входом обращения блока, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с входом разрешения блока, выход элемента ИЛИ соединен с выходом разрешения блока.

На фиг. 1 представлена блок-схема адаптивной системы обработки данных; на фиг. 2блок-схема операционного блока и блока опроса.

Система содержит память 1 заявок, процессоры 2, блок 3 опроса, операционный блок

4, элемент ИЛИ 5, элементы И 6 — 8, элемент ИЛИ 9, блок 10 переключения режимов, шину 11 данных, управляющий вход 12 системы.

Операционный блок 4 содержит оперативное запоминающее устройство 13, счетчик 14 команд, дешифратор 15, арифметически-логическое устройство 16, устройство 17 обмена, узел 18 захвата магистрали, сигналы 19 управления, шину 20, вход 21 счета.

Программы обработки хранятся в оперативном запоминающем устройстве 13, запрос к которому производится по адресу, сформированному в счетчике команд 14. Команда, поступающая из оперативного запоминающего устройства 13, состоит из кода операции и адреса перехода, который но шине 20 передается в счетчик команд 14, или микрокоманды, которая по шине 20 передается для выполнения в арифметически-логическое устройство 16 или в устройство обмена 17, Код операции дешифрируется в дешифраторе 15. При выполнении команды перехода дешифратор 15 сигналом 19 управления зап11сывает адрес перехода с шины 20 в счетчик команд 14; При выполнении других команд дешифратор 15 сигналами 19-2 или 19-3 управления включает соответственно арифметическилогическое устройство 16 или устройство 17 обмена. Затем включенное устройство выполббб2 6 цессора 2 элементы И б и элементы ИЛИ 5 всех предыдущих процессоров 2, поступает в память 1 заявок . После этого память 1 заявок, при наличии в ней хотя бы одной заявки, выдает сигнал разрешения, который последовательно проходит через блоки 3 опроса и блоки 10 переключения режимов це- почки процессоров 2. При поступлении сигнала резрешения в первый в этой цепочке

>о процессор 2, выдавший запрос, дальнейшее прохождение сигнала разрешения прекращается, а в этом процессоре 2 блок 3 опроса выдает на управляющий вход операционного . блока 4 сигнал начала работы. Данный нроцессор 2 инициирует связь с памятью 1 заявок, считывает из нее по шине 11данных первую в очереди заявку и начинает ее обработку, одновременно сбрасывая свой сигнал запроса и тем самым пропуская сигнал разрешения через блок 3 опроса элемент И 7 и элемент ИЛИ 9 к последующему. процессору 2. Если этот последующий процессор 2 тоже выдал запрос, то вторая в очереди заявка из памяти 1 заявок будет аналогичным образом считана в этот последующий процессор 2, в противном случае он пропустит сигнал разрешения далее.

При последовательном режиме обработки данных, заданном отсутствием сигнала на управляющем входе 12, запрос первого процессора 2, пройдя через элемент ИЛИ 5, поступает в память 1 заявок. 1"игнал разрешения из памяти 1 заявок поступает в блок 3 опроса первого процессора 2, который выдает в операционный блок 4 сигнал начала работы. 35

Первый процессор 2 считывает из памяти 1 заявок первую в очереди заявку и начинает ее обработку, одновременно сбрасывая свой запрос. После частичной обработки заявки

40 операционнъ1й блок 4 первого процессора 2 выдает с выхода обращения сигнал разрешения обращения к последующему (второму) процессору 2, поступающий на второй вход элемента И 8. При поступлении на первый вход элемента И 8 запроса из второго про45 ,цессора 2 сигнал разрешения с выхода элемента ИЛИ 9 первого процессора 2 поступает на вход разрешения блока 3 опроса второго процессора 2, который выдает в операционный блок 4 сигнал начала работы. Вто50 рой процессор 2 инициирует связь с первым процессором 2, считывает из него результаты частичной обработки первой заявки и продолжает ее обработку, одновременно сбрасывая свой запрос. Далее заявка аналогичным обра55

5 92 няет операцию, заданную поступившей в него по шине 20 микрокомандой. По окончании операции включенное устройство выдает (через проводное ИЛИ) сигнал на вход 21 счета для увеличения на 1 содержимого счетчика 14 команд.

Загрузка оперативного запоминающего устройства 13 осуществляется перед началом работы через шину 11 данных.

Окончание программы обработки заявки отмечается поступлением на вход дешифратора 15 соответствующего кода операции, вследствие чего дешифратор 15 вьщает сигнал

19-5 управления, являющийся сигналом запроса, в блок 3 опроса и в элемент ИЛИ 5

При последовательном режиме обработки данных по окончании программы частичной обработки заявки дешифратор 15 выдает сигнал 19-4 управления, являющийся сигналом разрешения обращения к последующему процессору 2, в элемент И 8.

Блок 3 опроса содержит два элемента

И 22 и 23, вход 24 сигнала разрешения и выход 25 разрешения. На вход 24 из предыдущего процессора 2 поступает сигнал разрешения, источником которого является память

1 заявок.

Если операционный блок 4 не выдает в

1 блок 3 опроса сигнала 19 — 5 запроса, то сигнал разрешения с входа 24 через элемент

И 22 проходит на выход 25 и далее в последующий процессор 2. Если операционный блок 4 выдает в блок 3 опроса сигнал 19-5 запроса, то дальнейшее прохождение сигнала разрешения прекращается, а блок опроса 3 выдает с выхода схемы 23 в операционный блок 4 сигнал начала работы, Этот сигнал (объединенный проводным ИЛИ с сигналом

19 — 3) включает устройство 17 обмена, которое инициирует связь с памятью 1 заявок и считывает из нее по шине 11данньгх заявку для ее последующей обработки, Шина запросов, подключенная к входу памяти 1 заявок, реализована введением в каждый процессор 2 элемента ИЛИ 5.

В каждом . свободном от отработки данцых процессоре 2 операционный блок 4 выдает с выхода запроса сигнал запроса, цоступающии на второй вход элемента ИЛИ 5 и на вход запроса блока 3 опроса. В зависимости от режима обработки, заданного сигналом на управляющем входе 12, запрос может поступить либо в память 1 заявок (параллельный режим), либо в предыдущий процессор 2 (последовательный режим) .

При параллельном режиме обработки данных, заданном наличием сигнала на управляющем входе 12, запрос любого процессора 2, пройдя через элемент ИЛИ 5 данного прозом последовательно передается для обработки от одного процессора 2 к другому. Первый процессор 2 после передачи заявки во второй процессор 2 освобождается и вновь

7 92666 выдает запрос в память 1 заявок для получения второй в очереди заявки.

Технико- экономическая эффективность, получаемая B результате применения системы, заключается в расширении функциональных . возможностей системы за счет возможности ее работы в режиме последовательной обработки данных что позволяет системе адаптироваться к различным способам обработки данных и, следовательно, более эффективно абра- >о батыватв разнообразные типы заявок, в том .числе заявки, зависимые между собой.

Формула изобретения

Адаптивная система обработки данных, содержащая память заявок и однотипные процессоры, каждый из которых содержит операционный блок и блок опроса, входы-выходы операционных блоков всех процессоров объединены шиной данных с входом-выходом памяти заявок, выход-памяти заявок подключен к входу разрешения. блока опроса первого процессора, выход запроса операционного блока подключен к входу запроса блока опроса, управляющий выход блока опроса подключен к управляющему входу операционного блока, отличающаяся тем, что, с целью сокращения времени обслуживания взаимозависимых заявок, в каждый

ЗО процессор введены элемент ИЛИ и блок переключения режимов, причем выход элемента

ИЛИ первого процессора подключен к входу памяти заявок, выход элемента ИЛИ каждого процессора, кроме первого, подключен к входу запроса блока переключения режимкц каж- з дого предыдущего процессора, первый вход элемента ИЛИ подключен к выходу запроса блока переключения режимов, второй вход . элемента ИЛИ подключен к выходу запроса операционного блока, входы переключения блоков переключения режимов всех процессоров соединены между собой, выход обращения операционного блока соединен с дополнительным входом блока переключения режимов, выход разрешения которого подключен к входу разрешения блока опроса последующего процессора, выход разрешения блока опроса подключен к входу разрешения блока переключения режимов, причем блок переключения режимов содержит элемент ИЛИ и три элемента И, выход первого элемента И подключен к выходу запроса блока, первый вход первого элемента И соединен с входом переключения блока и с первым входом второго элемента И, а второй вход — с входом запроса блока и первым входом третьего элемента И, второй вход которого соединен с входом обращения блока, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с входом разрешения блока, выход элемента ИЛИ соединен с выходом разрешения блока, Источники информации, принятые во внимание при экспертизе

1; Авторское свидетельство СССР N 640301, кл. 6 06 F 15/16, 1978.

2. ТИИЭР, перев. с англ., "Мир", 1976, У 6 (июнь) с. 32 — 33 (прототип).

926662

Составитель И. Чистобородов

Редактор И. Тыкей Тещред М. Рейвес, Корректор А. Гриценко

Заказ 2983/42 Тираж 732 ; Подписное

ВНИИПИ Государственного комитета СССР но делам иэобретеиий и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ун. Проектная, 4