Устройство для контроля памяти

Устройство для контроля памяти

Иллюстрации

Показать все

Реферат

 

(72) Авторы изобретения

Н. И. Вариес, Б. Е. Гласко и А. К. Култыгин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ

Изобретение относится к запоминающим устройствам.

По основному авт. св. N 743039 известно устройство для контроля памяти, содержащее последовательно соединенные регистр адреса и дешифратор адреса, выход которого подключен к одному из входов накопителя, другие входы которого подключены к выходу регистра числа и первому выходу блока управления, второй и третий выходы которого соединены со входами регистра адреса и регистра е числа, блок сравнения, входы которого подключены к выходам накопителя и регистра числа, счетчик, элементы И, триггер и регистр ошибок, выход и первый вход которого подклю1$ чеки соответственно ко входу и четвертому выходу блока управления, второй вход соединен с выходом одного из элементов И, вхо- . ды которого подключены к одним из выходов счетчика и выходу триггера, первый вход которого соединен с пятым выходом блока управления и одним из входов счетчика, другие вход и выход счетчика подключены соответственно к выходу блока сравнения и входам другого элемента И, выход которого подклю- чен ко второму входу триггера (l).

Недостатком этого устройства является то, что оно не позволяет выявить все ошибки выходных цепей адресного тракта, в частности не выявляются ошибки в работе последнего по номеру выхода дешифратора, что приводит к увеличению времени восстановления уст. ройства и снижает надежность устройства.

Цель изобретения — повышение надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля памяти введены дополнительные триггер и счетчик, выходы которого соединены с одними из входов регистра адреса, а первый и второй входы соответственно с шестым выходом блока управле. ния и выходом дополнительного триггера, вход которого соединен с седьмым выходом блока управления.

На чертеже представлена структурная схема устройства для контроля памяти.

Устройство содержит блок 1 управления, ре; гистр 2 адреса, дешифратор 3 адреса, накопиошибки вызваны не (или не только) неисправностью i-го входа дешифрагора, а неисправностью накопителя 4. Таким образом, при количестве ошибок, большем или меньшем 2 /2, сигнал на информационный вход

n/Я регистра 11 ошибок не поступает, т.е. при этом i-ый вход дешифратора не считается неисправным.

После окончания процесса считывания при

16 проверке i-го входа дешифратора 3 блок 1 управления вырабатывает управляющий сигнал по которому происходит запись в регистр 11 ошибок и установка в "нуль" счетчика 7 и триггера 10. Затем блок 1 управления формирует число, необходимое для проверки (i + 1)-го входа дешифратора 3, и процесс проверки продолжается аналогично описанному до последнего входа, Затем блок 1 управ. ления формирует сигнал считывания информации из регистра 11 ошибок, если ошибки имеют место, то блок 1 управления формирует сигнал астапова; если ошибки отсутствуют, то проверка продолжается. При этом код адреса со счетчика 12 переписывается уже в старшие разряды регистра 2 адреса, а младшие заполняются "нулями". В остальном работа устройства протекает аналогично описанному выше;Проверка выходных адресных целей (второй режим) .

Работа устройства во втором режиме (проверка правильности работы выходов дешифратора) в принципе аналогична работе в первом режиме, но имеет три особенности. Первая особенность состоит в том, что на регистр 2 адреса подается не n/2-разрядный, à (n — 1)разрядный код, а в и-ый разряд регистра 2 адреса записывается "нуль". Вторая особенность заключается в том, что для проверки правильности работы 1-го выхода дешифратора 3 блок

1 управления формирует число для записи в

40 накопитель таким образом, что "нуль" запи /1 сывается по адресам с номерами j+ (m-1)2 (m=1,2,..., 2/ 2), по остальным номерам записываются "единицы". Обнаружение неисправности выходных цепей дешифратора

3 происходит аналогично обнаружению неисправности входных цепей. Это относится ко всем выходам, кроме последнего, так как при просчете счетчика 12 в прямом направлении последний выход дешифратора 3 не проверяется.

Поэтому после окончания прямого просчета блок 1 управления вырабатывает сигнал реверса, устанавливающий триггер 13 в состояние "единицы" (это третья особенность работы устройства в режиме проверки выходных адресных цепей). Сигнал с триггера 13 переводит счетчик 12 в режим реверса, и начинается обратный просчет адресов. Так как при этом последний выход дешифратора становит3 926724 тель 4, регистр 5 числа, блок 6 сравнения, счетчик 7, элементы И 8 и 9, триггер 10, регистр 11 ошибок, дополнительный счетчик 12, дополнительный триггер 13..

Выходы блока 1 управления с первого по пятый соединены соответственно с входами накопителя 4, регистра.2 адреса, регистра 5 числа, регистра. 11 ошибок и триггера 10.

Выходы счетчика 12 соединены с одними иэ входов регистра 2 адреса, а первый и второй входы соответственно с шестым выходом блока 1 управления и выходом триггера 13, вход которого соединен с седьмым выходом

В блока 1 управления.

Устройство работает в двух режимах.

Проверка входных адресных цепей (первый режим) .

Работа устройства начинается с установки в "нулевое" состояние регистров 2 и 5, счетчиков 7 и 12 и триггеров 10 и 13 (цепи установки в "нуль" условно не показаны). 3атем блок 1 управления формирует режим записи информации в накопитель 4 и разрешает формирование кодов адреса и числа. Код адреса формируется счетчиком 12 и передается в регистр 2 адреса. Первоначальйо пересчет адре. сов организуется только в первой половине регистра адреса, в другую половину записываются "нули", Блок 1 управления формирует число, необходимое для проверки определенного входа дешифратора 3, и регистр 5 числа записывает его в накопитель 4: при проверке i-ro входа дешифратора по каждому выбираемому адресу в накопитель записывается число, соответствующее состоянию l-го

ni разряда регистра адреса. Через 2 циклов записи (n — количество разрядов в регистре адреса) блок 1 управления формирует сигнал считывания. Считанная из накопителя 4 инфор,мация блоком 6 сравнения сравнивается с ранее записанной и при их несовпадении формирует сигнал ошибки, подаваемый на вход счетчика 7. Неисправность i-го входа дешифратора

3 адреса приводит к тому, что к половине запоминающих элементов накопителя 4 обращение происходит дважды: сначала в них записывается "нуль", а затем (по тому же адресу)

"единица". При сравнении считанной и запив санной информации получается 2 /2 ошибок, записанных в счетчике 7. Элемент И 9 фиксирует это состояние счетчика 7 и при наличии разрешающего сигнала с триггера 10 вырабатывает сигнал, подаваемый на информационный вход регистра 11.

Триггер 10 дает разрешающий сигнал на вход элемента И 9 при условии, что не срабатывает элемент И 8, фиксирующий состояние счетчика 7, равное 2 7 2+ 1. Такое состояние счетчика 7 может быть в том случае, если

Составитель В. Рудаков

Техред И. Гайду

Корректор Е. Рошко

Редактор Е. Папп

Тираж б24

ВНИИПИ Государственного комитета СССР. по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Заказ 2991/45

Подписное

Филиал ППП "Патент", t. Ужгород, ул. Проектная, 4

5 926724 6. ся "первым", то.осуществляется и его про- тем, что, с целью повышения надежности уст верка. ройства, оно содержит дополнительные, тригПредлагаемое устройство для контроля памя гер и счетчик, выходы которого соединены с ти позволяет обнаружить однократные н мно- одними из входов регистра адреса, а первый гократные ошибки в работе адресных цепей и второй входы соответственно с шестым вы. накопителя по всем их входам и выходам, ходом блока управления и выходом допоплокализнровать неисправности с точностью до нительного триггера, вход которого соединен входа нли выхода дешифратора н, благодаря с седьмым выходом блока управления. этому, значительно сократить время поиска н устранения неисправности. 10 Источники информации, Формула изобретения принятые во внимание при экспертизе.

Устройство для контроля памяти по 1. Авторское свидетельство СССР У 743039Ä авт. GB. И .743039, о т л н ч а ю щ е е с я кл. G 11 С 29/00, 1978 (прототип).