Устройство для контроля больших интегральных схем памяти

Устройство для контроля больших интегральных схем памяти

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е < 926727

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Социалистические

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 19.06.80 (21) 2943051/18-24 с присоединением заявки М (23) Приоритет— (5l }Ì. Кл.

G l l С 29/00

Государственный кемнтет

СССР (53) УДК 681.327 (088.8) ао делам нзебретеннй н открытий

Опубликовано 07.05.82. Бюллетень М 17

Дата опубликовании описания 07.05.82

Н. Н. Данилин, Л. М. Попель и В. И. Простаков

4 (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ

СХЕМ ПАМЯТИ

Изобретение относится к области запоминающих устройств.

Известно устройство для контроля больших интегральных схем памяти, которое содержит блок управления, формирователи управляющих сигналов, блоки считывания и логические элементы fl ).

Недостатком известного устройства являются большие аппаратурныс затраты.

Наиболее близким к предлагаемому явля1О ется устройство для контроля больших интегральных схем памяти, содержащее программное устройство, выход которого соединен с первым входом управления, задающий генератор; выход которого соединен со вторым входом схе!

5 мы управления, первый выход котором соединен с первым входом регистра данных и входом регистра адреса, выход которого соединен с информационным входом формирователя сиг. налов адреса. а первый выход регистра данных, второй и третий выходы схемы управления соединены с первыми входами формирователей данных, строба и управляющих сигналов, а выход. формирователя строба соединен с первым входом регистра приема данных, выход которого соединен с регистром данных, второй выход которого соединен с третьим входом схемы управления, а второй вход регистра приема данных соединен с выходом компаратора, вход которого подключен к выводу контролируемой большой интегральной схемы (БИС) памяти, а остальные выводы контролируемой

БИС памяти подключены к соответствующим выходам преобразователей уровней сигналов, входы которых соединены с выходами формирователей данных, управления и адреса (2), Недостатком данного устройства является отсутствие программируемой схемы синхронизации, что снижает область применения устройства.

Цель изобретения — повышение быстродеиствня и расширение области применения устройства эа счет обеспечения воэможности про. граммирования контроля.

Поставленная цель.доститается тем, что в устройство для контроля больших интегральных схема памяти, содержащее программный блок, выход которого соединен с первым вхо

6727

ЭО

3 92 дом блока управления, задающий генератор, выход которого подключен ко второму входу блока управления, первый выход которого соединен с первым входом первого регистра данных и входом регистра адреса, выход которого соединен с первым входом формирователя сигналов адреса, причем первый выход первого регистра данных, второй и третий выходы блока управления соединены соответ ственно с первыми входами формирователей информационных и управляющих сигналов и формирователя строба, выход которого соединен с первым входом второго регистра данных, выход которого соединен со вторым входом первого регистра данных, второй выход которого подключен к третьему входу блока управления, второй вход второго регистра данных. соединен с выходом компаратора, вход которого является входом устройства, выходами которого являются выходы преобразователей уровней сигналов, входы которых соединены соответственно с выходами формирователей информационных и управляющих сигналов и формирователя сигналов адреса, введены мультивибратор, генератор тактовых сигналов, элемент задержки, счетчик тактов, коммутатор и логические блоки, причем вход мультивибратора соединен с входом задающего генератора, а выход — со входом генератора тактовых сигналов и первым входом счетчика тактов, второй вход которого подключен к выходу генератора тактовых сигналов и выходу элемента задержки, входы логических блоков подключены соответственно к выходам элемента задержки и счетчика тактов и к четвертому и пятому выходам блока управления, а выходы — ко входам коммутатора, выхоДы которого соединены со вторыми входами формирователей управляющих и информационных яигналов, формирователя строба и формирователя сигналов адреса.

При этом каждый логический блок целесооб, разно выполнить в виде блока, содержащего ре гистры, схемы сравнения, мультиплексоры, одновибраторы и триггер, причем первые входы мультиплексоров объединены, и являются первым входом логического блока, вторые входы соединены с первыми выходами соответствующих регистров, а выходы — с тактовыми входами соответствующих одновибраторов, выходы которых соединены со входами триггера и являются одними из выходов логического блока, другим выходом которого является выход триггера, разрешающие входы одновибраторов подключены к выходам соответствующих схем сравнения, первые входы которых объединены и являются вторым входом логического блока, а вторые входы подключены ко вторым выходам соответствуюS

1S

3S

SS щих регистров, входы которых являются соответственно третьим и четвертым входами логического блока.

На чертеже изображена структурная схема предлагаемого устройства, содержащая, например, два логических блока, Устройство содержит программный блок 1, выход которого соединен с первым входом блока 2 управления, задающий генератор 3, выход которого соединен со вторым входом блока 2, первый выход которого соединен с первым входом первого регистра 4 данных и входом регистра 5 адреса, выход которого соединен с первым входом формирователя 6 сигналов адреса, а первый выход регистра 4 данных, второй и третий выходы блока 2 управления соединены соответственно с первыми входами формирователей информационных сигналов 7, строба 8 и управляющих сигналов 9, а выход формирователя.8 строба соединен с первым входом второго регистра 10 данных, выход которого соединен со вторым входом регистра 5, второй выход которого соединен с третьим входом блока 2 управления, а второй вход регистра 10 соединен с выходом компаратора 11, вход которого подключен к выводу контролируемой большой интегральной . схемы 12 памяти, остальные выводы которой подключены к соответствующим выходам преобразователей уровней сигналов 13, 14 и 15, входы которых соединены соответственно с выходами формирователей 7, 9 и 6. Устройство также содержит мультивибратор 16, генератор 17 тактовых сигналов, элемент 18 задержки, счетчик 19 тактов, логические блоки

20, каждый из которых содержит регистры 21 и 22, схемы 23 и 24 сравнения, мультиплексоры 25 и 26 и одновибраторы 27 и 28 и триггер 29. Устройство также содержит коммутатор 30.

Вход мультивибратора 16 соединен с выходом генератора 3, а выход — со входом генератора 17 и первым входом счетчика 19, второй вход которого подключен к выходу генератора 17 и входу элемента 18 задержки. Входы блоков 20 подключены соответс венно к выходам элемента 18 .задержки и счетчика 19 и четвертому и пятому выходам блока 2, а выходы — ко входам коммутатора 30, выходы которого соединены со вторыми входами формирователей 6 — 9. В каждом логическом блоке первые входы мультиплексоров 25 и

26 объединены и являются первым входом блока 20, вторые входы соединены с первыми выходами соответствующих регистров 21 и 22, а выходы — с тактовыми входами соответству ющих. одновибраторов 27 и 28, выходы которых соединены со входами триггера 29 и являются одними из выходов блока 20, другим

5 .9267 выходом которого является выход триггера 29, разрешающие входы одновибраторов 27 и 28 подключены к выходам соответствующих схем

23 и 24 сравнения, первые входы которых объединены и являются вторым входом блока 20, а вторые входы подключены ко вторым выходам соответствующих регистров 21 и 22, входы которых являются соответственно третьим и четвертым входами блока 20.

Устройство для контроля больших интеграль- 10 ных схем памяти работает следующим образом.

Перед началом работы в блок 2 заносится информация о последовательности контрольных сигналов, которую необходимо подать на выводы проверяемой большой интегральной схе- 15 мы 12 памяти, чтобы оценить ее работоспособность. В формирователи 7, 9 и 6 заносится информация о режимах формирования сигналов данных, управления и адреса. В регистр

21 каждого блока 20 заносится информация 20 о времени появления сигнала на выходе одновибратора 27. В регистр 22 заносится информация о времени появления сигнала на выходе одновибратора 28. После ввода информации управление передается блоку 2, который 25 по тактам от генератора 3 вырабатывает команды для управления регистрами 4 и 5, а также вырабатывает сигналы управления для проверяемой большой интегральной схемы 12 памяти и сигнал считывания для формирования З0 строба. Сигналы управления с блока 2 и сигналы с выходов регистров 4 и 5 поступают на формирователи 9, 7 и 6 для формирования временных диаграмм между входными сигналами в соответствии с заданными сиг35 налами, поступающими на эти формирователи из коммутатора 30. Сигналы управления данных и адреса с выходов формирователей 9, 7 и 6 соответственно через преобразователи 13, 14 и 15 уровней поступают на входные вы- 40 воды проверяемой большой интегральной схемы 12 памяти. С выходов проверяемой большой интегральной схемы 12 памяти сигналы через преобразователь 11 уровней поступают .на входы регистра 10. В момент поступления

45 строба из формирователя 8 сигналы с выходов проверяемой большой интегральной схемы памяти запоминаются в регистре 10. Сиг-. налы с выхода регистра 10 поступают в регистр 4 для сравнения. Результат сравнения в

50 виде выходного сигнала, поступает иэ регистров 4 в блок 2 для анализа. Формирователь

8 вырабатывает строб для записи в регистр 10 при поступлении сигнала считывания из блока 2 и сигнала синхронизации из коммутатора 30.

С выхода генератора 3 сигнал поступает так же на вход мультивибратора 16, который формирует короткий сигнал "Сброс™ для предва27 б рительного обнуления счетчика 19 и генератора

17.

После окончания сброса генератор 17 начинает вырабатывать тактовые импульсы, которые поступают на счетчик 19 и элемент 18 задержки. При совпадении кода на выходах счетчика 19 с кодом в одном из регистров 21 и 22 на выходе схем 23 и 24 сравнения вырабатывается сигнал, поступающий на разрешающий вход соединенных с ним одновибраторов

27 и 28. соответственно.: Каждый из мульти- . плексоров 25 и 26 в зависимости от поступающих на их первые входы кодов подключает один из выбранных выходов элемента 18 задержки на тактовые входы соответствующих одновибраторов 27 и 28.

Применение предлагаемого устройства для контроля больших интегральных схем памяти позволяет изменять временные соотноше.ния между сигналами данных, адреса и управ. ления во время контроля, что в 5 — 6 раз сокращает время контроля каждой микросхемы памяти типа К564РУ2.

Формула изобретения

1. Устройство для контроля больших интегральных схем памяти, содержащее программный блок, выход которого соединен с первым входом блока управления, задающий генератор, выход которого подключен ко второму входу блока управления, первый выход которого соединен с первым входом первого регистра данных и входом регистра адреса, выход которого соединен с первым входом формирователя сигналов адреса, причем первый выход первого регистра данных, второй и третий выходы блока управления соединены соответственно с первыми входами формирователей информационных и управляющих сигналов и формирователя строба, выход которого соединен с первым входом второго регистра данных, выход которого . соединен со вторым входом первого регистра данных, второй выход которого подключен к третьему входу блока управления, второй вход второго регистра данных соединен с выходом компаратора, вход которого. является входом устройства, выходами которого являются выходы преобразователей уровней сигналов, входы которых соединены соответственно с выходами формирователей информационных и управляющих сигналов и формирователя сигналов адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства и расширения области его применения эа счет обеспечения возможности программирования контроля, оно содержит мультивибратор, генератор тактовых сигналов, элемент

7 926727 8 задержки, счетчик тактов, коммутатор и по- и являются. первым входом логического блогические блоки, причем вход мультивибрато- ка, втопые входы соединены с первыми выра соединен с выходом задающего генератора, ходами соответствующих регистров, а выхоа выход — со входом генератора тактовых ды — с тактовыми входами соответствующих сигналов и первым входом счетчика тактов, одновибраторов, выходы которых соединены второй вход которого подключен к выходу со входами триггера и являются одними из вы генератора тактовых сигналов и к выходу эле- ходов логического блока, другим выходом комента задержки, входы логических блоков .торого является выход триггера, разрешаюподключены соответственно к выходам эле- щие входы одновибраторов подключены к вымента задержки и счетчика тактов и к чет- ур ходам соответствующих схем сравнения, первертому и пятому выходам блока управле- вые входы которых объединены и являются ния, а выходы — ко входам коммутатора, вторым входом логического блока, а вторые выходы которого соединены со вторыми вхо- входы подключены ко втоРым BbIxogBM соотдами формирователей управляющих и инфор- ветствУющих РегистРов, входы которых ЯвлЯмационных сигналов, формирователя строба и >> ютсЯ соответственно тРетьим и четвеРтым вхоформирователя сигналов адреса. дами логического блока.

Источники информации, 2. Устройство по п. 1, о т л и ч а ю щ е- принятые во внимание при экспертизе е с я тем, что каждый логический блок со- 1. Патент Японии У 48 — 41739, кл. 97(7) держит регистры, схемы сравнения, мульти- G 01, опублик. 1973. плексоры, одновибраторы и триггер, причем 2; Патент США N 3751649, кл. 235 — 153, первые входы мультиплексоров объединены опублик. 1973 (прототип), ВНИИПИ Заказ 2991/45 Тираж 624 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4