Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Союз Соаетсник

Соцналнстнчвскнк

Республик

К ASTOOCNOhAÓ СВИДЮТИЛЬСТВУ (63 ) Дополнительное к аат. санд-ау (22)Заявлено 22.05.30(2l) 2928561/1&-24 (51}М. Кл.

11 С 11/00 с присоединением заявки М (23}Приоритет

Гееударетиевй кенктет

СССР (53 } УДК 681. 327 (088. 8). ао делен кзабретенкк и атерыткк

Опубликовано 15. 05. &2. Бюллетень JA 18

Дата опубликования описания 17.05,82 (72) Авторы изобретения

В. 4. Боюн, А. В. Палагин и Ю. А. Сабел

Ордена Ленина институт кибернетики АН У (7ll) Заяамтель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запоминающим устройствам и может быть использовано для создания систем оперативной памяти для решения информационнологических задач.

Известно запоминающее устройство, содержащее одноразрядные блоки памяти, параллельно соединенные по адрес" ным шинам и управляющим шинам "Чтение/запись" и "Выбор кристалла", при" чем информационное слово подается параллельно на информационные входы и считывается с выходов блоков памяти (1 3°.

Недостатком известного устройства является невозможность применения

его для решения информационно-логических и других задач, оперирующих таблицами.

Наиболее близким техническим решением к данному изобретению является запоминающее устройство, содержащее одноразрядные блоки памяти, параллельно соединенные по управляющим

2 и соответствующим адресным входам, регистр слова ю коммутатор, одни из входов которого соединены с шиной управления, другие входы " с информа5 ционными входами устройства а выхоЭ ды коммутатора соединены соответст". венно со входами регистра слова (2 Q

Недостатками этого устройства являются невозможность применения его

ФО .для решения задач, оперирующих таблицами, например, задач матричной алгебры и информационно-логических, так как оно не обеспечивает возможность параллельного чтения/записи

3j одноименных разрядов слов в смежных ячейках памяти за один цикл работы, а также низкое быстродействие.

Целью изобретения является повышение быстродействия и расширения области применения устройства за счет обеспечения возможност1е считывания и записи одноименных разрядов групп смежных слоев за один цикл.

3 92840

Поставленная цель достигается тем, что в запоминающее устройство, содер-. жащее одноразрядные накопители, параллельно соединенные по соответствующим адресным и управляющим входам, и коммутатор, одни иэ входов которого подключены к информационным выходам одноразрядных накопителей, управляющие входы коммутатора соединены с управляющими входами одноразрядных накопителей и являются одними из управляющих входов устройства, а другие входы коммутатора являются информационными входами устройства, введены распределитель информационных сиг- налов и элементы НЕРАВНОЗНАЧНОСТЬ, одни из входов которых являются одними из адресных входов устройства и соединены с управляющими входами распределителя информационных сигналов и адресными входами первой группы адресных входов одноразрядных накопителей, адресные входы второй группы адресных входов которых подключены к выходам элементов НЕРАВНОЗНАЧ- >>

НОСТЬ, другие входы которых являются другими управляющими входами. устройства, адресные .входы третьей группы адресных входов одноразрядных накопителей являются другими адресными входами устройства, .входы распределителя информационных сигналов подключены к выходам коммутатора, а выходы соединены с информационными входами одноразрядных накопителей и являются информационными выходами устройства.

При этом распределитель информационных сигналов целесообразно выполнить содержащим коммутаторы, причем 2.-тый информационный вход .J-го коммутатора подключен e (i + j).-му вхо-40 ду распределителя (где i< B и (B,а . 11-число одноразрядных накопителей), управляющие входы и выходы коммутаторов являются соответственно управляющими входами и выходами распределите"

„45 ля информац ионных сигн ало в.

На фиг. 1 изображена функциональная схема предложенного устройства; на фиг, 2 - функциональная схема наи- более предпочтительного варианта выполнения распределителя информационных сигналов; на фиг. 3 - пример записи информации, в одноразрядные накопители емкостью по и ячеек каждый.

На фиг. 1 обозначены одни из адресных входов 1 0 )К-1 предназначенные для подачи младших разрядов адреса в устройство (где k - число

8 4 младших, разрядов адреса), другйе адресные входы 11 - 1, предназначенные для подачи старших разрядов адреса (где в - количество разрядов адреса и 0 < K (m), одни из управляющих входов 2 и 3, информационные входы

4. - 4д»„, информационные выходы 5, 5 „ и другие управляющие входы 6 устройства.

Устройство содержит (см. фиг. 1) одноразрядные накопители 70 - 7п 1, элементы 8 НЕРАВНОЗНАЧНОСТЬ, коммутатор 9 и распределитель 10 информационных сигналов.

При этом распределитель 10 информационных сигналов выполнен содержащим (см. фиг. 2) коммутаторы 11, 11п.1. На фиг. 2 обозначены выходы

12 а - 12п»1, управляющие выходы 13а—

13к и информационные входы 14О-14„„ распределителя информационных сигналов.

Количество одноразрядных накопителей и = 2, где К вЂ” число младших разрядов адреса.

Порядок подключения одних из адресных входов 1О - 1 g-q и выходов weментов 8 НЕРАВНОЗНАЧНОСТЬ к адресным входам первой и второй групп адресных входов накопителей 7о - 7„ < определяется следующим алгоритмом: на -ый (где С, (К- 1)) адресный вход каждого из накопителей 7О-7л 1 подключается либо адресный вход если Е «а = О, либо f-ый выход элемента 8 НЕРАВНОЗНАЧНОСТЬ, если Zg = 1, гДе Zg = ЕК1...Z Z< Z р- Двоичный код порядкового номера накопителя

7а jn-1

Распределитель . 10 информационных сигналов конструктивно может быть выполнен на серийно выпускаемых коммутаторах КП1 серии К155, а однораэРЯдные накопители 7 о - jn 1 - на полупроводниковых интегральных схемах.

На фиг. 3 обозначены количества ячеек и каждого .иэ одноразрядных накопителей 7 р - 7„ 1 и записанные в них информационнйе слова Ь 1 — Ьл, с1 — с с11- Йп, 11 — 1л, ° ° °, Уп и 1- N>Устройство работает следующим образом.

Возможны четыре режима работы предложенного устройства: 1) запись информационного слова, 2) чтение информационного слова; 3) запись одноименных разрядов смежных слов; 4) чте928408

0 ..-.ООО

О-. -001

41 ц

Формула изобретения ние одноименных разрядов смежных слов.

Режимы отличаются друг от друга лишь комбинациями управляющих сигналов на входах 3 и 6 (см. Фиг. 1).

Поэтому для уяснения принципа работы устройства достаточно рассмотреть режимы первый и четвертый.

Описывая работу устройства, будем логически представлять его как линей- 10 ную последовательность элементарных матриц битов размерностью пХ и. Соответственно логический адрес ячейки запоминающего устройства указывается двумя кодами, определяющими номер мат рицы би- 1Э тов (код А ) и номер ячейки в данной матрице (код А" ), причем младшие К разрядов физического адреса, поступающие на входы 1о - ly,, и являются нов мером ячейки (А ) в матрице битов, 2о а код А равен коду старших разрядов адреса.

Распределитель 10 осуществляет перестановку битов информационного слова следующим образом: при подаче на 25

If его управляющие входы кода А он перегруппировывает биты информационного слова в следующем порядке: бит с его i-го входа направляется на (+ Л ) -ый выход. Например для

Ъестнадцатиразрядного блока перестановки битов при А =1110-информационное слово . (а а1 а а а4а а а„а а а а11 а 1 а а а ф будет перегруппировано в слово (а„4а buffa 4 а4 а10а11аеа а 35 4 5 0 3 0 4.

Режим первый. Сигнал на управляющем входе 6 равен "0". На адресные и информационные входы устройства соответственно поступают адрес и ин- 40 формационное слово. Поскольку сигнал на входе 6 равен нулю, то адрес на адресные входы накопителей 7 -7п проходит без изменения. Распределитель 10 под воздействием кода А", поступившего на его управляющие входы 13 „ - 13к (см. Фиг. 2), настроится на перестановку битов в таком режиме, что бит на его i-ом информационном входе направлен на (i + A") 50 выход. По сигналу "Чтение/запись", равному "единице", слово с информационных входов 4p - 4т,1 (см. Фиг. 1), пройдя через коммутатор 9 и распределитель 10, поступит на информационные входы накопителей 70 - 7n»1 и будет записано в него, как это показано на

Фиг. 3. е.

Режим четвертый. Сигнал на управляющем входе 6 (см. фиг. 1) равен "1", Исходное состояние сигнала "Чтение/

/запись"на входах 2 и 3 - "нуль!, что соответствует режиму чтения. На все адресные входы 1 0 - 1 „ (см. Фиг.l) подается адрес считываемой ячейки.

Элементы 8 НЕРАВНОЗНАЧНОСТЬ на своих выходах содержат код младших разрядов адреса А" .

Следовательно, на адресные входы первой и второй групп адресных входов накопителей 7О - 7п q поступит код (A" + Z), где Z -двоичный код позиции накопителя.

На остальные адресные входы нако" пителей 7 0 - 7 1 код А старших разрядов адреса пройдет .без .изменения.

Распределитель 10 в зависимости от кода А", на его управляющих входах

131 - 13 (см. Фиг. 2) настроится на соответствующую перестановку битов считанного слова,то есть при подаче адреса на информационных выходах накопителей 70 - 7 р p (см. Фиг. 1) появится слово (с 1 Ь, е fLd < .. ы< y g (см. фиг. 3), на инфо рмационных выходах

q < - 5п (cM. Фиг. 1) устройства появится слово (Ь с и е .. ° у ю ) (см. Фиг. 3) .

Таким образом устройство может реализовать ряд новых алгоритмов как для научно-технологических так и информационно-am ических задач, используя принцип обработки информационных слов параллельно по словам и последовательно по разрядам.

Технико-экономические преимущества предложенного устройства заключаются в повышении быстродействия и расширении области применения устройства эа счет обеспечения считывания/

/записи параллельно по словам одноименных разрядов слов в смежных ячейках памяти эа один цикл работы.

1. Запоминающее устройство, содер" жащее одноразрядные накопители, параллельно соединенные по соответствую" щим адресным и управляющим входам, и

7 9284 коммутатор, одни из входов которого подключены к информационным входам одноразрядных накопителей, управляющие входы коммутатора соединены с управляющими входами одноразрядных накопителей и являются одними из управляющих входов устройства, а другие входы коммутатора .являются информационными входами устройства, о тл и ч а ю щ е е с я тем, что, с це- 10 лью повышения быстродействия и расширения области применения устройства за счет обеспечения возможности считывания и записи одноименных разрядов групп смежных слов за один цикл 5 оно содержит распределитель информационных сигналов и элементы НЕРАВНО"

ЗНАЧНОСТЬ, одни иа входов которых являются одними из адресных входов устройства и соединены с управляющими 2о входами распределителя информационных сигналов и адресными входами первой группы адресных входов одноразрядных накопителей, адресные входы второй группы адресных входов кото- .з рых подключены к выходам элементов

НЕРАВНОЗНАЧНОСТЬ, другие входы которых являются другими управляющими вхо08 8, дами устройства, адресные входы третьей группы адресных входов одноразрядных накопителей являются другими адресными входами устройства, входы распределителя информационных сигналов подключены к выходам коммутатора, а вы-. ходы соединены с информационными входами одноразрядных накопителей и являются информационными выходами устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что распределитель информационных сигналов, содержит коммутаторы, причем i-ый информационный вход g-го коммутатора подключен к ii+j )-му входу распределителя (где 1 < n и j< n, à и-число::-,акопителей), уп равляющие входы и выходы коммутаторов являются соответственно управляющими входами распределителя информационных сигналов.

Источники информации, принятые во внимание при экспертизе .

Электроника. 1973, t" 7, с. 45:

2. Авторское свидетельство СССР по заявке М 2863208/18-24, кл. Я 11 С 1 /00, 03.0 1.80 (прототип), g284O8

Iln -1

° е ° (Риг.У

Коооектоо Г. Огар

««

Подписное

Составитель T. Зайцева

«РеЩкто С, Персиянцева» «Texpeg С.йигунова

Заказ 32 /64 Тираж 624

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Рамшская наб. а п4/5

Филиал ЛПП "Патент", r. Ужгород, ул. Проектная, 4

Щу

® т

В -1

14л-r