Запоминающее устройство с исправлением ошибок

Запоминающее устройство с исправлением ошибок

Иллюстрации

Показать все

Реферат

 

ОП ИКАНИЕ

ИЗОВРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТИЛЬСТ8У (и)928421

Союз Соввтсиих

Социапнстичвских

Республик (61) Дополнительное к авт. саид-ву (22)»я»«о 15.02,80 (21) 2883521/18-24 с присоединением заявки М (23) Приоритет (51)М. Кл.

G 11 С 29/06

Гоеудеретееяый квинтет

СССР ио делаи язебретеннй я открытей .

Опубликовано 15.05.82. Бюллетень РЙ 18

Дата опубликования описания 15.05.82 (53) УДK б81.327 (088.8) A. К. Култыгин, H. И. Вариес и Г. Х. Власоеа

1= .

I, 1

1. (,72) Авторы изобретения (7l) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ

ОШИБОК

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство с исправлением одиночных ошибок, содержащее блок памяти, соединенный с регистром числа, выполненным на триггерах со счетным входом, и блок контроля, осуществляющий контроль считанной информации по четности (1).

Недостатком этого запоминающего устройто ства является сильное снижение быстродействия эа счет повторных циклов записи и считывания в процессе исправления ошибки.

Наиболее близким техническим решением к данному изобретению является запоминаю15 щее устройство с исправлением ошибок, вызвызванных дефектами накопителя, содержащее основной и дополнительный блоки памяти, адресные входы которых соединены с блоком выборки адреса, регистр числа, информационные входы которого соединены с выходами основного блока памяти, а управляющие входы — с выходами элементов И, ! блок контроля, входы которого соединены с выходами основного блока памяти, а вы ходы — с входом регистра числа и входами логических элементов И, дешифратор, входы которого соединены с выходами дополнительного блока памяти, а выходы — с входами, логических элементов И. Исправление оши1 бок, вызванных наличием в основном блоке памяти дефектных запоминающих элементов, происходит при воспроизведении информации по сигналу, поступающему из блока контроля путем инвертирования информации в ошибочном разряде регистра числа номер ошибочного разряда хранения в дополнительном блоке памяти (2).

Недостатком этого запоминающего устройства является низкая надежность вследствие невозможности обнаружения и исправления ошибок, вызванных эксплуатационными отказами запоминающих элементов.

Целью изобретения является повышение надежности запоминающего устройства.

Поставленная цель достигается тем, что в запоминающее устройство с исправлением ошибок, содержащее формирователь адрес928421 4

55 ных сигналов, выход которого соединен со ) входами основного и дополнительного накопителей, выходы которых подключены со-. ответственно к первым входам регистра числа и дешифратора, выход которого соединен со вторым, входом регистра числа, введены блок анализа ошибок, блок классификации ошибок и блок контроля, причем входы блока анализа ошибок подключены соответственно к первому выходу блока контроля и выходу дополнительного накопителя, а выходы соединены соответственно со вторым входом дешифратора и одним из входов блока классификации ошибок, другой вход которого подключен к второму выходу блока контроля, вход которого соединен с выходом основного накопителя, первый выход блока классификации ошибок является одним из выходов устройства, а второй и третий выходы соединены соответственно с третьим и четвертым входами дешифратора.

При этом блок анализа ошибок целесообразно выполнить в виде блока, содержащего сумматор по модулю,два, эдементы ИЛИ и схему сравнения, выходы которых являются выходами блока, входы первого элемента ИЛИ и одни из входов сумматора по модулю два и схемы сравнения объединены и являются одним из входов блока, входы второго элемента ИЛИ и другие входы сумматора по модулю два и схемы сравнения обьединены и являются другим входомблока.

Блок классификации ошибок целесообразно вьитолнить в виде блока, содержащего элементы И, ИЛИ и НЕ,. причем выход первого элемента И является одним из выходов блока,. выходы второго и третьего элементов И подключены к первым входам элементов

ИЛИ, вторые входы которых соединены с выходом третьего элемента И, а выходы являются другими выходами блока, одни из входов элементов И подключены к одним из входов блока, другие входы которого через элементы НЕ соединены с други ми входами элементов И.

Предпочтительным вариантом выполнения блока контроля является блок, содержащий узел контроля на нечетность и последовательно соединенные шифратор и схему сравнения, выход которой является одним из выходов блока, другим выходом которого является выход узла контроля на нечетность, входы схемы сравнения, шифратора и узла контроля на нечетность объединены и являются входом блока., На фиг, 1 изображена структурная схема предложенного запоминающего устройства с исправлением ошибок; на фиг. 2 — часть этой схемы с детальным раскрытием структу

t0

5 ры дешифратора, блока анализов ошибок и блока классификации ошибок; на фиг, 3— структурная схема блока контроля.

Запоминающее устройство (см. фиг. 1) содержит формирователь 1 адресных сигналов, основной 2 и дополнительный 3 накопители, блок 4 контроля, блок 5 анализа ошибок, блок 6 классификации ошибок, дешифратор 7 и регистр 8 числа. Блок 5 содержит (см. фиг. 2) сумматор 9 по модул< два, элемент ИЛИ 10, схему 11 сравнения и элемент ИЛИ 12. Блок 6 содержит элемены И 13 — 16, элементы HE 17 — 23, элементы

ЛИ 24 и 25. Дешифратор 7 содержит два дополнительных дешифратора 26 и 27 и элемент ИЛИ 28. Блок 4 содержит (см. фиг. 3) шифратор 29, схему 30 сравнения и узел

31 контроля на нечетность, При этом накопитель 2 (см. фиг. 1) содержит некоторое количество дефектных запоминающих элементов, но не более одного по каждому адресу.

В адресах дефектных запоминающих элементов заранее хранятся коды номеров дефектных разрядов. Накопитель 3 дефектов не имеет, Запоминающее устройство работает следующим образом.

Формирователь 1 вырабатывает код адреса, который одновременно поступает на адресные входы основного 2 и дополнительного 3 накопителей. В основном накопителе 2 хранятся коды чисел вместе с контрольными разрядамч, например кода Хемминга с миHHMBJtsHbIM кодовым расстоянием, равным четырем.

В режиме воспроизведения информации число из основного, накопителя 2 поступает на блок 4 контроля, который формирует синдром. Синдром является номером ошибочного разряда числа при возникновении одиночной ошибки и суммой по модулю два номеров ошибочных разрядов числа — при возникновении двукратной ошибки. Блок 4 контроля формирует также сигнал контроля числа на нечетность.

Синдром и код номера дефектного запоминающего элемента из накопителя 3 поступает в блок 5.

Блок 5 вырабатывает сигналы управления в случаях: появления синдрома, не равного

"0"; появления кода номера дефектного запоминающего элемента, не равного "0"; появления синдрома, не равного коду номера дефектного запоминающего элемента. Блок 5 производит также суммирование по модулю два синдрома и коды номера дефектного запоминающего элемента, считанного из накопителя 3.

92842!

2О

25 зо

55

Управляющие сигналы с блока 5 одновременно с сигналом контроля числа на нечетность с блока 4 контроля поступают в дешифратор 7.

Код номера дефектного запоминающего элемента иэ накопителя 3 и сумма по модулю два этого кода и синдрома из блока 5 поступают в дешифратор 7.

Если ошибок в числе нет, то на управляющих выходах блока 5 сигналы отсутствуют, т.е. синдром и код номера дефектного запоминающего элемента равны друг другу и равны нулю. При отсутствии управляющих сигналов на этих выходах блока 5 íà его информационных выходах присутствует нулевой код. Число,. поступившее из накопителя

2 на регистр 8 числа, готово к выдаче.

Если однократная ошибка вызвана отказом запоминающего элемента в процессе эксплуатации устройства, то на выходах блока 5 присутствуют управляющие сигналы, которые говорят о наличии синдрома, не равного нулю, кода номера дефектного запоминающего элемента, равного нулю, и об их неравенстве.

При такой комбинации сигналов на управляющих выходах блока 5 на его информационных выходах присутствует код, совпадающий с синдромом, который поступает на входы дешифратора 7. Сигналы с выходов блока 5 поступаЬт на блок 6.

Но сигналу с блока 6 сигнал с возбужденного выхода дешифратора 7 поступает на вход регистра 8 числа, исправляя ошибку путем инвертирования ь!нформацни в соответствующем разряде регистра 8 числа.

Если однократная ошибка вызвана технологичееким отказом запоминающего элемента, то на выходах блока 5 присутствуют управляющие сигналы, которые говорят о наличии синдрома кода номера дефектного запоминающего элемента, не равных нулю и об их равенстве..

При такой комбинации сигналов на управляющих выходах блока 5 на первых его информационных выходах присутствует код, совпадающий с кодом номера дефектного запоминающего элемента. Код номера дефектного запоминающего элемента, считанный из накопителя 3, поступает на входы дешифратора 7, минуя блок 5. Сигналы с выходов блока 5 поступают в блок 6. По сигналу с блока 6 сигнал с возбужденного выхода дешифратора 7 поступает на вход регистра 8 числа, исправляя ошибку путем инвертирова-. ния информации в соответствующем разряде регистра 8 числа.

Если двукратная ошибка вызвана эксплуатационным и технологическим отказами запоминающих элементов, то на управляющих выходах блока 5 присутствуют сигналы, ко1 6 торые говорят о наличии синдрома и кода номера дефектного запоминающего элемента, не равных нулю, и об их неравенстве.

При такой комбинации сигналов на управляющих выходах блока 5 на его информационных выходах присутствует код, являющийся номером того ошибочного разряда числа, ошибка в которой вызвана наличием эксплуатационного отказа запоминающего элемента.

Код с выходов блока 5 и код номера дефектного запоминающего элемента из накопителя 3 поступают на дешифратор 7. Сигналы с блока 6, сигналы с возбужденных выходов дешифратора 7 поступают на входы регистра

8 числа, исправляя двукратную ошибку путе!" инвертирования информации в соответствующих разрядах регистра 8 числа.

Если возникла неисправ1!ая ошибка, блок

6 посылает сигнал на выход устройства, Предлагаемое запоминающее устройство с исправлением ошибок, вызванных дефектами накопителя и эксплуатационными отказами запоминающих элементов, отличается от известного устро1!ства тем, чтэ имеет более . высокую надежность за счет исправления ошибок, вызванных эксплуатационными отказами запоминающих элементов.

Формула изобретения а

1. Запоминающее устройство с исправлением ошибок, содержащее формирователь адресных сигналов, выход которого соединен со входами основного и дополнительного накопителей, выходы которых подключены соответственно. к первым входам регистра числа и дешифратора, выход которого соединен со вторым входом регистра числа, о тл и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит блок анализа ошибок, блок классификации ошибок и блок контроля, причем входы блока анализа ошибок подключены соответственно к первому выходу блока контроля и выходу дополнительного накопителя, а выходы соединены соответственно со вторым входом дешифратора и одним иэ. входов блока классификации ошибок, другой вход которого подключен к второму выходу блока контроля, вход которого соединен с выходом основного накопителя, первый выход блока классификации ошибок является одним из выходов устройства, а второй и третий выходы соединены соответственно с третьим и четвертым входами дешифратора.

2. Устройство по п. 1 о т л и ч а ющ е в с я тем, что блок анализа ошибок содержит сумматор по модулю два, элементы ИЛИ и схему сравнения, выходы кото7 рых являются выходами блока, входы первого элемента ИЛИ и одни из входов сумматора по модулю два и схемы сравнения объединены и являются одним из входов блока, входы второго элемента ИЛИ и другие входы сумматора по модулю два и схемы сравнения объединены и являются другим .входом блока, 3. Устройство по п, 1, о т л и ч а ющ е е с я тем, что блок классификации ошибок- содержит элементы И, ИЛИ и НЕ, причем выход первого элемента И является одним из выходов блока, выходы второго и третьего элементов И подключены к первым входам элементов ИЛИ, вторые входы которых соединены с выходом третьего элемента

И, а выходы являются другими выходами блока, одни из входов элементов И подключены к одним иэ входов блока, другие вхо928421 ды которого через элементы НЕ соединены с другими входами элементов И.

4. Устройство по и. 1, о т л и ч а ющ е е с я тем, что блок контроля содержит узел контроля на нечеткость и последовательно соединенные шифратор и схему сравнения, выход которой является одним иэ выходов блока, другим выходом которого является выход узла контроля на нечетность, входы схемы сравнения, шифратора

m узла контроля на нечетность объединены и являются входом блока.

Источники информации, принятые во внимание при экспертизе

1; Авторское свидетельство СССР Р333605, кл. G 11 С 29/00, 1970.

2. Авторское свидетельство СССР N 686085, кл. G 11 С 29/00, 1978 (прототип).

928421

Составитель В. Рудаков

Техред Ж.. Кастелевич Корректор 10. Макаренко

Редактор О. Персиянцева

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 3249/65 Тираж б24

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5