Преобразователь интервалов времени в цифровой код

Преобразователь интервалов времени в цифровой код

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<1930217 (61) ???????????????????????????? ?? ??????. ????????-????(22) ???????????????? 06.06. 80 (21)2933873>

Опубликовано 2305.82„Бюллетень ¹ 19

Дата опубликования описания 23 ° 05. 82 (51)M Кл з

6 04 Р 10/04//

Н 03 K 13/20

Государственный комитет

СССР по делам изобретений и открытий (531 УДК 681. 325.

° 3 (088. 8) (72) Автор изобретения

A.H.×èñòÿKîâ (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ИНТЕРВАЛОВ ВРЕМЕНИ

В ЦИФРОВОЙ КОД

Изобретение относится к технике измерения временных интервалов, в частности к измерителям временных интервалов, задаваемых импульсными сигналами, и может быть использовано для преобразования временных интервалов в цифровой код.

Известен преобразователь интервалов времени в цифровой код, который содержит триггер управления, первый выход которого подключен к первым входам второго и.третьего вентилей, а второй выход указанного триггера подсоединен к первому входу первого вентиля, второй вход которого объединен с вторым входом третьего вентиля и подключен к входу счетных импульсов с периодом То, а ныход первого вентиля подключен к входу линии задержки на время 0,5 То, выход указанной линии задержки подсоединен к второму входу нторого вентиля, выход которого соединен с входом установки триггера индикации точности, выход третьего вентиля подсоединен к счетному входу первого триггера счетчика (Ц .

Недостатком известного устройства является низкая точность.

Наиболее близким к предлагаеьюму по технической сущности является преобразователь, содержащий генератор квантующей последовательности импульсов, выход которого соединен с первым входом вентиля, второй вход которого подключен к перному выходу .триггера, а выход вентиля соединен с входом первой секции линии задержки, состоящей иэ в последовательно соединенных секций, и входом счетчика, второй выход триггера подсоединен к перным входам и схем совпадения, вторые входы которых подсоединены к выходам соответствующих секций линии задержки, выходы схем совпадения соединены с.входами блока дешифрирования и индикации (2).

Известный преобразователь имеет низкую точность преобразования при работе в широком диапазоне температур, обусловленную изменениями параметров линии задержки. Кроме того, известный преобразователь не обеспечинает преобразование начального участка временного интервала, обусловленного несинхронностью поступления стар.тового импульса по отношению к ймпульсам генератора квантующей последовательности импульсов.

930217 цель изобретения — повышение точности преобразования за счет преобразования начального участка интервала времени °

Поставленная цель достигается тем, что в преобразователь интервалов вре- 5 мени в цифровой код, содержащий триггер, входы которого соединены с шинами старт- и стоп-импульсов, генератор импульсов, выход которого соединен с первым входом вентиля, выход которого подключен к входу счетчика, и элементов зацержки, п элементов И-НЕ, выход i-го элемента соединен с первым входом (i+1)-го элемента И-НЕ, блок дешифрирования и индикации, до- 15 полнительно введены два блока выделе» ния, п элементов задержки, п элементов И-НЕ, инвертор и Ь-триггер, причем выход генератора импульсов через инвертор подключен к С входу D-триг- 70 гера, первый выход которого соединен с вторым входом вентиля и первым входом первого блока выделения, второй вход которого соединен с первым выходом триггера, второй выход кото- 25 рого подключен к D входу D-триггера и первому входу второго блока выделения, второй вход которого подключен к второму выходу D-триггера, а выход соединен с объединенными первыми входами дополнительных элементов И-Н, выход i-ro дополнительного элемента

И-HE через i-й дополнительный элемент задержки подключен к i-му входу первой группы входов блока дешифрирования и индикации и второму входу

35 (i+1) -го дополнительного элемента

И-НЕ, выход первого блока выделения. соединен с объединенными. вторыми входами всех элементов И-НЕ, выход i-ro элемента И-НЕ через i-й элемент за- 40 держки подключен к i-му входу второй . группы входов блока дешифрирования и индикации.

Кроме того, элементы задержки выполнены в виде RS-триггеров, S входы 45 которых являются входами элементов задержки, R входы объединены,,а выходы являются .выходами элементов задержки.

На фиг.1.приведена блок-схема пре-5() образователя интервалов времени в цифровой код; на фиг.2 - диаграмма работы преобразователя; на фиг.3 пример выполнения блока выделения и элементов задержки; на фиг.4 — диаграмма процесса преобразования начального участка интервала времени.

Преобразователь содержит триггер

l, инвертор.2, D-триггер 3., генератор 4 импульсов, вентиль 5, счетчик б, блоки 7 и 8 выделения, элементы

И-НЕ 9-1.-9-п, элементы 10-1-10-и задержки, дополнительные элементы

И-НЕ 11-1-11-п, дополнительные элементы 12-1-:12-п задержки, блок 13 дешифрирования и индикации.

На фиг.2 приняты обозначения: а —, импульсы на выходе генератора 4 импульсов; б — импульсы на выходе инвертора 2; в — сигнал на втором выходе триггера 1; r — сигнал на первом выходе триггера 11 д — сигнал на первом выходе D-триггера 3; е сигнал на втором выходе D-триггера 3; ж — импульс на выходе блока 7 выделения; з — импульсы на выходе блока 8 выделения; и - импульсы на выходе вентиля 5; t:)(- длительность преобразуемого интервала времени; ь „ — начальный участок преобразуемого интервала времени; а 1 — конечный участок преобразуемого интервала времени;

То — период следования импульсов на выходе генератора 4.

На фиг.3 приведен пример конкретного выполнения блока 7 выделения и элементов 10-1+10-и задержки, где блок 7 выделения выполнек на элементе ИЛИ-НЕ 14, 9-1-9-n — это элементы И-НЕ, а элементы задержки 10-1-10-и представляют собой ÊÌ-триггеры, выполненные на элементах И-НЕ

15-1-15-2п.

На фиг.4 обозначены: К вЂ” сигнал на выходе блока 7 выделения; Л— сигнал на выходе элемента 10-1 задержки; N — сигнал на выходе элемента И-ПЕ 9-2; Н вЂ” сигнал на выходе элемента 10-2 задержки; О - на выходе последнего из. сработавших элементов И-НЕ 9-1, 9-2...9-n; ip — минимальная длительность на выходе элемента И-НЕ, при которой происходит срабатывание RS-триггера, представляющего собой элемент задержки.

Ближайший синхронизирующий перепад, поступающий на вход синхронизации D-триггера (фиг.2 б), после появления фронта импульса (фиг.2 в) переводит D-триггер в единичное состояние, а ближайший синхронизирующий перепад, поступивший после спада импульса (фиг.2 в), переводит D-триггер в состояние логического нуля.

На фиг.2 такими перепадами являются перепады от уровня логического нуля (низкий уровень) к состоянию логической единицы (высокий уровень) . В момент переключения D-триггера 3 в состояние логической единицы (фиг.2 д)на втором входе вентиля 5 присутствует уровень логического нуля (фиг. 2 а), запрещающий изменение его выходного напряжения (фиг 2 и).

Этим достигается подача на вход счетчика б при включении только целых импульсов (фиг.2 и). Аналогично происходит закрытие вентиля 5 на спаде сигнала (фиг.2 д ). При этом на входе счетчика б так же формируются только целые импульсы (фиг.2 и) .

Таким образом обеспечивается работа счетчика б в устойчивом режиме без сбоев.

930217

Из диаграмм на фиг.2 можно запи- ° сать следующее соотношение для величины преобразуемого интервала t (фиг. 2 в)

Д b i к 1 1 о, (1) где N †.число целых периодов, умес- 5 тившихся в пределах сигнала (фиг.2 д) на втором входе вентиля и зафиксированных счетчиком 6 в виде числа импульсов (фиг.2 и).

Из выражения (1) получается после (0 перестановки выражение «õ о "1 ®

Из выражения (2) виден алгоритм преобразования t<. Первое слагаемое

NC получается в счетчике 6. Второе и третье слагаемые ь „и лс 1 получаются с помощью соответственно блока 7 выделения, элементов И-HE

9-1-9-п, элементов 10-1-10-и задерж- 20 ки и блока 8 выделения, элементов

И-НЕ 11-1-11-п, элементов 12-1-12-и задержки.

Операция вычитания из ь „ значения ьГ 1 осуществляется в блоке 13 25 дешифрирования и индикации, Блок 13 дешифрирования и индикации может быть реализован, например, в виде вычислителя на базе микропроцессора.

Преобразование AГ„ и ьi проис- 30 ходит идентично друг другу, поэтому рассмотрим только процесс преобразования величины (фиг.2 ж) . Над сигналами (фиг.2 r и д) производится логическая операция ИЛИ-НЕ для прямой логики, или, что одно и тоже, логи- . ческая операция И-HE для негативной логики

Пример устройства, реализующего указанную логическую операцию для 40 прямой логики в виде стандартного логического элемента, приведен на фиг.3 ° .

Импульс длительностью дС„ (фиг.

2 ж) поступает на объединенные вхо- 45 ды элементов И-НЕ 9-1-9-и и, проходя через эти элементы, устанавливает предварительно сброшенные в нулевое состояние, соответствующие RS-триггеры, выполняющие функцию элементов

10-1-10-и задержки в единичное состояние. Из фиг.4 видно, что по мере прохождения элементов И-НЕ 9-1-9-п, и элементов 10-1-10-и длительность сигнала на выходах элементов И-НЕ с большими номерами постепенно умень55 шается, по сравнению с исходным значением д7 „ (фиГ.4 к-о). При некотором значении. lp длительности (фиг.4о)

На выходе одного из элементов 9-1-.

9-п происходит срабатывание последнего из RS-триггеров, элементов

10-1-10-и задержки. На этом процесс преобразования заканчивается, число установленных в единичное состояние триггеров отображает величину ьС„ с 65 дискретностью, определяемой суммой задержек в двух последовательно сое-диненных однотипных логических элементах. Погрешность ., преобразования состоит из погрешности блоков 7 и 8 выделения погрешности преобразования с помощью элементов И-HE и элементов задержки. Составляющая за счет второго и третьего слагаемых в выражен ии (2)

g-iк„-д, . (э)

В первом приближении можно считать, что формируемые на первом и втором выходах триггера 1 сигналы имеют одинаковую длительность t „ а фронты импульсов (фиг.2 в, r) совпадают.

Тогда с учетом задержек сигнала в

D-триггере 3 и блоках 7 и 8 выделеiHHA значение абсолютной погрешности ,может быть записано в виде 1

=(yg (УУ "Р 7) ("Ogù "Щ8 "0 8)вС4) где hcL — абсолютная погрешность приращения;

С вЂ” задержка D-триггера

oi>

3 при переходе из . состояния логического нуля к состоянию логической единицы;

" От "оП деления при переходе выходного уровня соответственно от состояния логической единицы к состоянию логического нуля н наоборот;

7 — з аде рж ки бло ка 8 вы- .

<08 0<8 деления при переходе выходного уровня соответственно от состояния логической единицы к состоянию логического нуля и наоборот.

Из выражения (4) видно, что абсолютная погрешность приращения за счет блока выделения близка к нулю при условии равенства одноименных задержек блоков 7 и 8 выделения. Последнее условие выполняется, например, при использовании в качестве элементов блоков 7 и 8 выделения логических элементов из состава одной интегральной микросхемы.

Так как дискретность нспользуеиях элементов задержки в предлагаемом преобразователе определяется псследовательным соединением двух однотип ных логических элементов, происходит взаимная компенсация температурной нестабильности каждого из логических элементов. Следовательно, внесение погрешности в преобразование при изменении температуры существенно ос930217 лаблено за счет взаимной компенсации изменений задержек элементов И-НЕ

9-1-9-п и элементов 15-1-15-2п входящих в RS-триггеры.

Предлагаемый преобразователь реализуется полностью на интегральных микросхемах, что сушественно повышает точность и надежность преобразования, как за счет устранения возможности сбоя счетчика, так и за счет повышенной надежности элементной ба- )О ,зы.

Формула изобретения

1. Преобразователь интервалов вре= мени в цифровой код, содержаший триггер, входы которого соединены с шинами старт- и стоп-импульсов, генератор импульсов, выход которого соеди- 2() нен с первым входом вентиля,. выход которого подключен к входу счетчика, п элементов задержки, п элементов

И-НЕ,выход i го элемента задержки соединен с первым входом (i+1)-го элемента И-НЕ, блок дешифрирования и индикации, о т л и ч а ю ш и и с я тем, что, с целью повышения точности преобразования за счет преобразования начального участка интервала времени, в него дополнительно введены два блока выделения, и элементов задержки, и элементов И-НЕ, инвертор и D-триггер, причем выход генератора импульсов через инвертор подключен к С входу D-триггера, первый выход которого соединен с вторым вхо-, дом вентиля и первым входом первого блока выделения, второй вход которого соединен с первым выходом триггера, второй выход которого подключен к D входу D-триггера и первому входу второго блока выделения, второй вход которого г.одключен к второму выходу D-триггера, а выход соединен с объединенными первыми входами дополнительных элементов И-НЕ, выход

i-го дополнительного элемента И-HE через i-й дополнительный элемент задержки подключен к i-му входу первой группы входов блока дешифрирования и индикации и второму входу (i+1) -ro дополнительного элемента И-НЕ, выход первого блока выделения соединен с объединенными вторыми входами всех элементов И-НЕ, выход i-го элемента

К-НЕ через i-й элемент задержки подключен к 1-му входу второй группы входов блока дешифрирования и индикации °

2. Преобразователь по п.1, о т— л и ч а ю ц и и с я тем, что элементы задержки выполнены в виде RSтриггеров, S входы которых являются входами элементов задержки, R входы объединены, а выходы являются выходами элементов задержки.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 613500г кл. Н 03 13/20ю 1976.

2. Балашев В.П. Автоматизация радиоизмерений, 1966, с. 288, рис.5, 25 (прототип) 9302l7 эи. J

° ° ° ° °

° ° °

° ° i ° ° °

ВНИИПИ Заказ 3466/60

Тираж 429 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4