Цифровой измеритель задержки

Цифровой измеритель задержки

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВ}ВОДИТЕЛЬСТВУ (61) Дополнительное к ввт. свид-ву )в 822063 (22) Заявлено 20.06. 80 (21) 2943135/18-21 (У } ) М Кри1 3 с присоединением заявки ¹

G 04 F 10/04

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 23р5.82. Бюллетень ¹ 19 (33) УДК 621. 317 (088 ° 8) Дата опубликования описания 23.05 . 82

С.Е.Фалькович, В. В. Пискорж, A.A. Чумаченко и И.Е.Залогин и . Р "-. йл» ь-, (, "( и )»

I » ь»0,»»»1 1 : »

Харьковский ордена Ленина авиационный инс 2й»» ° ( им. Н, Е.Жуковского (72) Авторы изобретения (71) Заявитель (54) ЦИФРОВОЙ ИЗМЕРИТЕЛЬ ЗАДЕРЖКИ

Изобретение относится к радиоиз- мерен ию, в части ости к устройствам измерения времени задержки между двумя уэ кополосными сигналами, и может быть использовано в радиолокации и гидролокации, а также технике траекторных измерений.

По основному авт. св. и 822063 известен цифровой измеритель задержки, содержащий два формирователя нуль-пересечений, выходы которых подключены к установочным входам триггера, синхронизатор и последовательно включенные первый ключ, счетчик, третий ключ и элемент ИЛИ, выход элемента ИЛИ подключен к установочному входу счетчика, прямой и инверсный выходы триггера подключены соответственно к второму входу третьего ключа и первому входу первого ключа, к выходу третьего ключа подключены объединенные своими входами две цедочки, каждая иэ кОторых состоит иэ последовательно соединенных первого постоянного запоминающего устройства, накапливающего сумматора и второго ключа, выходы вторых ключей через делитель подключены к последовательно соединенным второму посто(янному запоминающему устройству и ин дикатору, при этом первый, второй и третий выходы синхронизатора подключены соответственно к второму входу первого ключа, объединенным установочным входам накапливающих сумматоров и объединенным вторым входам вторых ключей. укаэанный измеритель позволяет оценивать с точностью, близкой к потенциально достижимой, взаимную задержку между узкополосными сигналами неизвестной форьы (в общем случае шумовыми) (1).

Однако условием высокоточных измерений является неизменность задержки между анализируемыми сигналами на интервале измерения, а в практике измерений это условие выполняется редко. При пеленговании источников излучения с помощью длиннобазового интерферОметра эа счет углОвОй скО рости объекта (цели) измеряемая величина (задержка) изменяется во времени. В связи с этим сигналы, принимаеьие различными антеннами, получают различный допплеровский сдвиг по частоте (явление дифференциального допплеровского сдвига) °

Изменение измеряемого параметра (взаимной задержки) во времени приводит к необходимости укорачивать измерительный интервал, что ведет

930219 к ухудшению точностных и пороговых свойств известного измерителя.

Цель изобретения - повыаение точности измерения изменяющейся во времени задержки.

Для достижения указанной цели в ,циФровой измеритель задержки, содержащий дна Формирователя нуль -пересечений, выходы которых подкпючены к установочным входам триггера, син- ð хронизатор и последовательно включенные первый ключ, счетчик, третий ключ и элемент. ИЛИ, выход элемента

ИЛИ подключен к установочному входу счетчика, прямой и инверсный вы" ходы триггера подключены соотнетственно к второму входу третьего клю ча и первому входу первого ключа, к выходу третьего ключа подключены объединенные своими входами две цепочки, каждая из которых состоит из последовательно соединенных первого постоянного запоминающего устройства, накапливающего сумматора и второго ключа, выходы вторых ключей че- . рез делитель подключены к последовательно соединенным второму постоянному запоминающему устройству и индикатору, при этом первый, второй и третий выходы синхронизатора подключены соответственно к второму входу первого ключа, объединенным установочным входам накапливающих сумматоров и объединенным вторым входам вторых ключей, введены две цепочки, состоящие из последователь- .35 но соединенных смесителя и узкополосного фильтра, выходы которых подклю-. чены к входам формирователей нульпересечений, последовательно соединенные делитель импульсон и-второй, 40 триггер, вход делителя импульсов под" ключен к соответствующему выходу синхронизатора, дне цепочки, состоящие из последовательно соединенных четвертого ключа и РаспРЕделителя, к 45 соответствующим выходам которого подключены входы двух буферных регистров, управляющие входЫ четвертых ключей объединены и подключены к выходу делителя импульсов, адресные входы распределителей объединены и подключены к выходу второго триггера, информационные входы четвертых ключей объединены с информационными входами вторых ключей, последовательно соединен е фор роват ь сигна- 55 ла ошибки, днухчастотный синтезатор и второй индикатор, соответствующие четыре входа формирователя сигнала ошибки подключены к выходам буферных регистров, аналоговые выходы днухчас-60 тотиого синтезатора подключены к гетеродинным входам соответствующих смесителей, сигнальные входы которых являются сигнальными входами цифрового измерителя задержки.

Кроме того, формиронатель сигна ла ошибки содЕржит две цепочки, состоящие из первого сумматора и первого умножителя, выходы цепочек через второй сумматор подключены к последовательно соединенным второму делителю и второму умножителю, выход которого является выходом формирователя сигнала ошибки, к второму входу второго умножителя подключен выход элемента памяти, два первых и два вторых квадратора, выходы которых через блок сложения подключены к второму входу второго делителя, входы вторых квадраторов соединены с выходами первых сумматоров, вход каждого первого квадратора объединен с вторыми входами соответствующих первого сумматора и первого умножителя, при этом информационными входами формирователя сигнала ошибки являются первые входы первых сумматоров и входы первых квадраторов.

Причем двухчастотный синтезатор содержит два управляемых кодом гетеродина, к синхронизирующим входам которого подключены соответствующие выходы задающего генератора, к управляющему входу первого управляемого кодом гетеродина подключен выход второго элемента памяти, а также последовательно соединенные второй элемент ИЛИ и второй накапливающий сумматор, первый вход второго элемента

ИЛИ является сигнальным, а второй вход — установочным нходом двухчастотного синтезатора, ны::од второго накапливающего сумматора подключен к управляющему входу второго управляемого кодом гетеродина и является информационным выходом двухчастотного синтезатора, выхоны управляемых кодом гетеродинов являются аналоговыми выходами двухчастотного синтезатора.

На фиг.l изображена электрическая структурная схема цифрового измерителя задержки; на фиг.2 — электрическая структурная схема блока формирования . сигнала ошибки; на фиг. 3 — то же, двухчастотного синтезатора.

Цифровой измеритель задержки содержит два формирователя 1-1-1-2, триггер 2, первый ключ 3, счетчик 4, синхронизатор 5, два первых ПЗу-постоянных запоминающих устройства

6-1 - 6-2, два накапливающих сумматора 7-1 — 7-2, два вторых ключа 8-1

8-2, третий ключ 9, делитель 10, второе постоянное запоминающее устройство 11, индикатор 12, элемент

ИЛИ 13, входы 14 и 15 являются сигнальными входами измерителя, два смесителя 16-1-16-2, два узкополосных фильтра 17-1-17"2, делитель 18 импульссн, второй триггер 19, два четвертых ключа 20-1 — 20-2, два

930219 ля сигнала ошибки подключен к сиг- 10 нальному. входу 33 двухчастотного синтезатора, аналоговые выходы 34 и 35 двухчастотного синтезатора подключены к гетеродинным входам смесителей

16, на установочный вход 36 двухчас- )5 тотного синтезатора подаются управля ющие сигналы от внешнего устройства управления, с выхода 37 двухчастотногд синтезатора на второй индикатор

25 подаются оценки скорости измене- . 70 ния задержки.

Формирователь 23 сигнала ошибки (фиг.2) содержит два первых сумматора 38-2-:38-2, два первых умножителя

39-1- .39-2, второй сумматор 40, два первых квадратора 41-1-;41-2, два вторых квадратора 42-1-:42-2, второй делитель 43, блок 44 сложения, элемент 45 памяти и второй умножитель 46. двухчастотный синтезатор 24 (фиг.3 содержит два управляемых кодом гетеродина 47, второй элемент 48 памяти, задающий генератор 49, второй накапливающий сумматор 50 и второй делитель 51.

Предлагаемый цифровой измеритель задержки работает. следующим образом.

Информационные узкополосные сигналы U„(t) и Ug(t) (снимаемые, на- . пример, с антенны длиннобаэового 40 интерферометра), взаимную задержку между которыми необходимо измерить, подаются на сигнальные входы 26 и 27 двух смесителей 16-1-;16-2. В смесителях сигналы гетерадинируются гармо-45 ническими сигналами с частотами f и

f, поступающими с аналоговых выходов двухчастотного синтезатора 24, после чего подвергаются узкополосной фильтрации в полосе fa(fq-F, f<+F) с помощью фильтров 17-1-17-2. Частота двухчастотного синтезатора неиэ1 менна и выбирается таким образом, чтобы после гетеродинирования спектр преобразованного сигнала U1(t) расположился в полосе прозрачности узко-. полосного фильтра. Частота f о гетеродинирующего сигнала, вырабатываемого двухчастотным синтезатором 24 и подаваемого на второй из смесителей, отличается от частоты i1 на величину дифференциального допплеровского сдвига Ьй,,, Информация о6

hfdf в начале этапа измерений заводится через вход 36 в двухчастотный синтезатор QT внешней системы (целе- 65

В момент переворота триггера 2 третий ключ 9 открывается управляющим сигналом с инверсного выхода триггера 2, и число, записанное в счетчике 4, поступает на объединенные адресные шины первых ПЗУ (постоянных запоминиощих устройств) 6-1-6-2.

В это же время происходит установка в нулевое состояние счетчика 4 под воздействием соответствуощего импульса с выхода элемента:13 ИЛИ, входы которого объединены с входами первых ПЗУ. Числа, считываете с выходов первых ПЗУ, поступают в накапливающие сумматоры 7-1-7-2, где происходит их сложение с содержимым сумматором. В течение первой половины измерительного интервала в сумматорах накапливается первая пара статистик, которые необходимы для опрераспределителя 21-1 - 21-2, четыре буферных регистра 22-1 - 22-4, формирователь 23 сигнала ошибки, двухчастотный синтезатор 24 и второй индикатор 25. Входы 26 и 27 смесителей 1 6 являются сигнальными входами цифрового измерителя задержки, входы 28, 29, 30 и 31 являются информационными входами формирователя 23 сигнала ошибки, выход 32 формироватеуказания), в процессе работы предла( гаемого цифрового измерителя задерж- ки величина Ьf* уточняется. В установившемся режиме двухчастотиый синтезатор 24 отслеживает величину дифференциального допплеровского сдвига. Путем преобразования в смесителе колебания UQ(t) в этом информационном сигнале устраняются составляющие, обусловленные угловым движением источника излучения.

Преобразованные сигналы V1(t)

U q (t) с выходов узкополосных Фильтров 17-1- 17-2 поступают далее на сигнальные входы 14 и 15 измерителя.

В момент начала измерительного интервала синхронизатор 5 вырабатывает одиночный импульс, обнуляющий содержимое накапливающих сумматоров

7. Одновременно на первый ключ 3 и, .делитель 18 импульсов начинает посту-! пать поток счетных импул ь сов .

Сигналы П,,(t) и U<(t) взаимную задержку между которыми необходимо измерить, через входы 14 и 15 подаются в формирователи 1-1-1-2. Фронты прямоугольных напряжений, сформированных из входных сигналов, опрокидывают триггер 2. На прямом выходе триггера 2 формируются импульсы положительной полярности, длительность которых равна временному расстоянию между соседними (последующими) нуль-пересечениями узкополосных сигналов. Эти импульсы, поступая на вход первого ключа 3, разрешают прохождение счетных импульсов (импульсов высокочастотного заполнения), вырабатываеьжх синхронизатором 5, в счетчик 4. Таким образом, происходит измерение длительности (положи-. тельного) импульса на прямом выходе триггера 2. деления поправки о Х к частоте Е сигнала двухчастотного синтезатора, который не полностью скомленсировал дифференциальный допплеровский сдвиг.

930219

65

В иомг нт времени, равный половине измерительного интервала, с выхода делителя 18 импульсов на управляющие входы ключей 20-1-20-2 поступает короткий импульс, и первая пара статистик через ключи 20-1-20-2 и распре- 5 делители 21-1-21-2 переписывается в два буферных регистра 22. Импульс с выхода делителя 18 также (с аппаратурной задержкой) изменяет состояние второго (счетного) триггера 19. 10 Триггер изменяет свое. электрическое состояние, на адресные входы распределителей поступает потЕнциал определенного уровня, в результате чего выходы распределителей подключаются к входам двух других буферных регистров.

После записи первых двух статистик (сформированных на половине измерительного интеРвала) в бУфеРные регистры, работа цифрового измерителя продолжается аналогично описанной, до окончания измерительного интервала. После второй половины измерительного интервала делитель 18 импульсов снова вырабатывает импульс, и во вторую пару буферных регистров переписывается две другие статистики из накапливающих сумматоров 7-1-7-2.

Одновременно на управляющие входы это рых ключей 8-1-8-2 подается сигнал от синхронизатора 5, в результате чего те же статистики (числа), накопленные в, сумматорах 7-1-7-2, поступают на входы делителя 10. Результат деления, воздействуя на адресные шины второго ПЗУ 11, обусловливает выборку числа из соответствующей его строки. Данное число, являющееся результатом измерения взаимной задержки между двумя сигналами на измеритель- 40 ном интервале, поступает на устройство индикатор 12.

После этого формирователь 23 сигнала ошибки, представляющий собой вычислительный цифровой блок, соглас-45 но заданному алгоритму ио четырем с атистикам, хранящимся в буферных регистрах, формирует в цифровом виде поправку к частоте d f гетеродинирующего сигна- 5р ла, вырабатываемого двухчастотным синтезатором 24. Эта поправка (сигнал ошибки) поступает ила:.аход 33. двухчастотного синтезатор;.-.8 результате коррекции частота fg гетероди-, 55

/ нирующего сигнала изменяется таким образом, чтобы на следующем измерительном интервале более полно скомпенсировать мешающий параметр - дифференциальный,цопплеровский сдвиг между принимаемыми сигналами., Формирователь сигнала ошибки рабоФает следующим образом.

Формирователь 23 сигнала.ошибки в цифровом виде реализует алгоритм. (19) формирования поправки к измеренному ранее значению скорости изменения задержки с о., Действительная 3с и мнимая составляющие комплексного выходного эффекта 7, сформированного на полном интервале наблюдения t е (-Т/2, T/2), поступают на входы формирователя 23 соответственно 28 и 30. На два других входа 29 и 31 поступают из буферных регистров 22-2-и 22-4 статистики J и Зле соответственно. В первых сумматорах 38-2-38-2

ФормирУютс Р зн сти З =3с-М„си39= в"13 я соответственно. Умножение на константу. 2 величин Элс, Э1 выполняется неявно (на шинй сумматоров запаиваются разрядные шины входов 29 и 31 со сдвигом на один разряд в сторону старших разрядов). С помощью двух первых углножителей 39-1-39-2 и вто-! рого сумматора 40 формируется числитель дроби (19), а с помощью двух первых квадраторов 41, двух вторых квадраторов 42 и схемою 44 сложения знаменатель дроби. Результат деления двух чисел с выхода второго делите.ля 43 через второй умножитель 46 пересылается в блок двухчастотного синтезатора 24. С помощью второго умножителя 46 выполняется умножение на константу 2)j f Т, которая хранится в элементе 45 памяти.

Двухчастотный синтезатор 24 при реализации его согласно блок-схеме на фиг,3 работает следующим образом.

Высокостабильный лонохроматический сигнал задающего генератора 49 поступает в управляеже кодом гетеродин— ны синтезаторы 47, где на базе этого задающего сигнала вырабатываются два стабильных монохромавических колебания с частотами f1 и f соответственно. На управляющие шины первого гетеродина 47 из второго элемента 48 памяти подается неизменный во времени код, поэтому частота йл не изменяется во времени. Частота fq второго из гетеродинов 47 определяется содержимым накапливающего сумматора 50. В начале этапа измерений через вход 36 и второй элемент ИЛИ в накапливающий сумматор 50 засылается априорная информация о скорости изменения задержки То (или о дифференциальном допплеровском сдвиге лй=Кога). После каждого единичного измерения частоты

f уточняется за счет сигнала ошибки, поступающего из формирователя 23 сигнала ошибки через вход 33 и второй элемент ИЛИ. Уточненное значение

f (или С ) через выход 37 поступает на второй индикатор 25.

Таким образом; за счет совместного измерения задержки сигнала и скорости ее изменения удается существенно увеличить длительности измеритель 9

930219

10 ного интервала и, как следствие, повысить точность оценивания изменяю.щейся во времени задержки.

Формула изобретения

1. Цифровой измеритель задержки по авт.св. Р 8220бЗ, о т л и ч а юшийся тем, что, с целью повышения точности измерения изменяю- 10 щейся во времени задержки, введены две цепочки, состоящие из последовательно соединенных смесителя и узкополосного фильтра, выходы которых подключены к входам формирователей )5 нуль-пересечений, последовательно соединенные делитель импульсов и второй триггер, вход делителя импулЬсов подключен к соответствующему выходу синхронизатора, две цепочки, состоящие иэ последовательно соединенных четвертого ключа и распределителя, к соответствующим выходам которого. подключены входы двух буферных регистров, управляющие входы четвертых ключей объединены и подключены к выходу делителя импульсов, адресные входы распределителей объединены и подключены к выходу второго триггера, информационные .входы четвертых ключей объединены с информационными входами вторых ключей, после.довательно соединенные формирователь сигнала ошибки, двухчастотный синтезатор и второй индикатор, соответст- 35 вующие четыре входа формирователя сигнала ошибки подключены к выходам буферных регистров, аналоговые выходы двухчастотного сяйтезатора подключены к гетеродинным входам соответствующих смесителей, сигнальные входы 4О которых являются сигнальными входами .цифрового измерителя задержки.

2. Измеритель по п.1, о т л и ч а ю шийся тем, что формирователь сигнала ошибки содержит две це- 45 почки, состоящие из первого сумматора и первого умножителя, выходы цепочек через второй сумматор подключены к последовательно соединенным второму делителю и второму умножителю, выход которого является выходом формирователя сигнала .ошибки, к второму входу второго умножителя. и .дключен выход элемента памяти, два первых и два вторых квадратора, выходы которых через блок сложения подключены к второму входу второго делителя, входы вторых квапраторов соединены с выходами первых суммато" ров, вход каждого первого квадратора объединен с вторыми входами соответствующих первого сумматора и первого умножителя, при этом информационными входами формирователя сигнала ошибки являются первые входы первых сумматоров и входы первых квадраторов.

3. Измеритель по п.1, 0.т л ич а ю шийся тем, что двухчастотный синтезатор содержит.два управляемых кодом гетеродина, к синхронизирующим входам которого подключены соответствующие выходы задающего генератора, к управляющему входу первого управляемого кодом гетеродина подключен выход второго элемента памяти, а также последовательно соединенные второй элемент

ИЛИ и второй накапливающий сумматор, первый вход второго .элемента ИЛИ является сигнальным, второй входустановочным входом двухчастотного синтезатора, выход второго накапливающего сумматора подключен к управляющему входу второго управляемого кодом гетеродина и является информа" ционным выходом двухчастотного синтезатора, выходы управляемых кодом гетеродинов являются аналоговыми выходами двухчастотного синтезатора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство CCCP

Ф S22063, кл. G 04 F 10/04

15 ° 12 ° 79 (прототип).