Устройство для воспроизведения полиномов

Устройство для воспроизведения полиномов

Иллюстрации

Показать все

Реферат

 

Оп ИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сею» Советск и к

Социалистическнк

Республик (iii 930321 (6l ) Дополнительное к авт. свид-ву (22) Заявлено 25.06. 80 (2! ) 2944820/18-24 (51)М. Кл.

G 06 F 15/32 с присоединением заявки Ле

1Ъсударстеенный комитет

cccs (23) П риоритет но делен изобретений и открытий

Опуоликовано 23.05.82. Бюллетень №19

Дата опубликования описания 25.05.82 (53) УДК 681. .14(088.8) (72) Автор изобретения

А.Г. Шевяков (TI) Заявитель

Рязанский радиотехнический институт (54) УСТРОЙСТВО ДЛЯ ВОСПРОИЗВЕДЕНИЯ

ПОЛИНОИОВ

Изобретение относится к автоматике и вычислительной технике и может быть использовано либо в качестве автономного устройства для развертывания цифровых функций времени, либо в составе специализированных автоматических управляющих и вычислительных систем.

Известно устройство для вычисления в цифровой форме значений поли- номиальных функций (11..

Характерным для него является циклический процесс вычисления результата, основанный на использовании арифметического устройства последователь-, но выполняющего необходимые операции.

Это приводит к тому, что значение полинома определяется через достаточно большой промежуток времени.

Отмеченное обстоятельство затруд- > няет использование такого устройства для воспроизведения цифровых полиномиальных функций времени, где их значение необходимо вычислять с приходом каждого импульса число-импульсного аргумента.

Таким образом, недостатком является низкое быстродействие при воспроизведении функций времени.

Наиболее близким к предлагаемому является устройство для вычисления полиномов, содержащее регистр, накапливающие сумматоры, схему сравнения.

Устройство позволяет воспроизводить полиномиальные функции числоимпульсного аргумента j2 ).

Однако его недостатком является низкое быстродействие, обусловленное получением результата за два такта и сложность за счет большого количества накапливающих сумматоров, которая возрастает с увеличением степени полинома.

Цель изобретения - упрощение устройства и повышение его быстродейст-: вия.

9303

На фиг. t представлена схема предлагаемого устройства; на фиг. 2

Укаэанная цель достигается тем, I что в устройство для воспроизведения полиномов, содержащее регистр, первый и второй накапливающие сумматоры, схему сравнения, введены два блока памяти, блок управления, суммирующий и вычитающий счетчики, причем, входы начальных значений накапливающих сумматоров соединены с выходом первого блока памяти, первый вход ко- в торого является входом полиномиальных коэффициентов устройства, второй вход - входом записи устройства, адресный вход блока памяти подключен к выходу суммирующего счетчика и перво- 5 му входу схемы сравнения, второй вход которой соединен с выходом вычитающего счетчика и адресным входом второго блока памяти, выход которого подключен к входу первого накапливающего сумматора, а вход — к выходу первого накапливающего сумматора и входу регистра, выход которого соединен с входом второго накапливающего сумматора, а первый вход бло- 5 ка управления подключен к выходу переполнения суммирующего счетчика, второй - к выходу схемы сравнения, третий — к входу опорной частоты устройства, четвертый - к входу запуска

36 устройства, пятый - к входу крда степени и полином* устройства, а первый выход блока управления соединен с входом установки в "0" регистра, входом установки начального значения и вычитающего счетчика, счетным входом суммирующего счетчика, второй выход - с входом чтения первого и второго блоков памяти, третий — с входом установки начального значения перво40 го накапливающего сумматора, четвертый — с импульсным входом первого накапливающего сумматора, пятый - с входом записи второго блока памяти, шестой — с счетным входом вычитающего счетчика, седьмой - с входом записи

45 регистра, восьмой — с импульсным входом второго накапливающего сумматора, выход которого является выходом устройства, а также тем, что блок управления содержит пять триггеров, дешифратор, делитель частоты, схему сравнения, элемент задержки, три счетчика, шесть элементов И и три элемента ИЛИ, причем, счетный вход первого триггера подключен к счетному входу второго триггера и к выходу первого элемента ИЛИ, первый вход которого соединен с первым входом второго эле21 4 мента ИЛИ, с выходом первого элемента И и является первым выходом блока управления, выход первого триггера соединен с первым входом второго weмента И, второй вход которого соединен с первыми входами третьего, четвертого и первого элемента И и является третьим входом блока, а выход второго элемента И подключен к выходу первого счетчика, первый выход которого соединен с входом дешифратора, первый выход которого подключен к первым входам пятого и шестого элементов И, а второй, третий и четвертый выходы являются соответственно вторым, пятым и шестым выходами блока, второй выход первого счетчика соединен с первым входом второго счетчика, выход которого подключен к первому входу схемы сравнения, второй вход которой является пятым входом блока, а выход соединен с входом элемента задержки, выход которого подключен к вторым входам второго счетчика и первого элемента ИЛИ, выход второго триггера соединен с вторым входом третьего элемента И; выход которого является восьмым выходом блока и подключен к входу делителя частоты, выход которого соединен с первым входом третьего элемента

ИЛИ, выход которого подключен к счетному входу .третьего триггера, выход которого соединен с вторым входом четвертого элемента И, выход которого является седьмым выходом блока и подключен к входу третьего счетчика, выход которого соединен с установочным входом второго триггера, к второму входу третьего элемента ИЛИ и к второму входу второго элемента

ИЛИ, третий вход которого является четвертым входом блока, в выход — с счетным входом четвертого триггера, выход которого подключен к второму входу первого элемента И; первый вход блока управления соединен с счетным входом пятого триггера, инверсный .выход которого подключен к второму входу шестого элемента И, выход которого является третьим выходом блока, а третий вход шестого элемента И является вторым входом блока и соединен с вторым входом пятого элемента И, выход которого является четвертым выходом блока.

930 х

i=Ent †„ — номер текущего интервала аппроксимации;

n - порядок полинома; а(И 1), а(л «)» величины () ых 45 полиноминальных коэффициентов на (i"1)-ом и 1-ом ин" тервалах соответственно; а - коэффициент постоян- 17 ный на всех интервалах при i у и при

i(n an= О.

Работа устройства основана на разИ дельной аппаратурной реализации выраженной (1) и (2) °

Так, развертка функции на всех

Ъ интервалах осуществляется линейным

5 вариант конкретной реализации блока управления.

Устройство содержит первый блок 1 памяти, суммирующий счетчик 2, схему 3 сравнения, первый накапливающий 5 сумматор 4, регистр 5, второй накапливающий сумматор 6, второй блок 7 памяти, вычитающий счетчик 8, блок 9 управления.

Блок управления (фиг. 2) содержит 10 элементы ИЛИ 10-12, триггеры 13- 17 элементы И 18-23, делитель 24 частоты, счетчики 25-.27,.дешифратор 28, схему 29 сравнения, элемент 30 задержки. Предлагаемое устройство воспро- tS изводит цифровые функции времени, подверженные высокой степени сматия при передаче их по каналу связи.

Переданный полином воспроизводится как кусочно-линейная функция, ко- уу торая на 1-ом интервале аппроксимации описывается следующей совокупностью выражений

z(x) = z(x " 1) + а„; (1) а, а1(1 1)+ аУ - И а1; = a<< i+ З (2) а(-11 =. а(п- 1(1-q) + ". qi где х= l, 2, 3... - число-импуль сный аргумент, связанный с дискретным временем tX соотношением

t =СХ, здесь ь" -.

1(° период следования .опорной частоты .F0, z(x) - текущее значение ЗЗ функции;

z(x-1)- значение функции до поступления импульса число-импульсного аргумента Х;

321 6 интерполятором, который в течение периода времени Т = 2 /FO работает самостоятельно за счет постоянства коффициента а1, Одновременно. с развертыванием функции периоде Т операционная часть устройства вычисляет значение коэффициента а ц; ); необходимого для рабаты интерполятора на следующем (i+1)-ом участке аппроксимации.

Рассмотрим работу операционной части устройства, в основу которой положено поочередное выполнение сложений (3), начиная с последнего, и запоминание промежуточных результатов в- блоке 7 памяти.

В начале каждого интервала Т по сигналу уl происходит установка регистра Р1 в "0", в счетчик 8 заносится число и а содержимое счетчи. ка 2 увеличивается на единицу. После этого и раз повторяется следующая последовательность операций.

По сигналу у2 из блоков 1 и 7.памяти читается содержимое ячеек по адресам счетчиков 2 и 8 соответственно.

Если содержимое счетчика 2 адреса равно содержимому счетчика 8,. то регистру Рl накапливающего сумматора 6 присваивается выходной код блока 1 памяти (сигнал у3), иначе в регистр Р1 записывается содержимое сумматора СИ1(т.е., производится суммирование выходного кода блока памяти 7 с содержимым регистра Pl),(ñèãíàë у4).

Эта операция позволяет в процессе развертки постепенно при переходе от . участка к участку переписывать иэ первого блока памяти во второй коэффициенты а.о ащ аЗо апа °

По сигналу у5 во второй блок 7 памяти по адресу счетчика 8 записывается содержимое регистра Pl.

По сигналу у6 содержимое счетчика 8 уменьшается на единицу.

В конце интервала Т по сигналу у7 происходит запись содержимого регист" ра Рl во входной регистр 5 интерпо" лятора, и устройство подготовлено к работе на следующем участке аппроксимации, Рассмотрим работу устройства в целом на примере воспроизведения полинома 3-й степени.

Считают, что в исходном состоянии в блоке памяти 1 записаны в естествен ном порядке следования адресов(начиная с нулевого) коды z>, а д, а,о, 45

В третьем цикле производится сложение кода а, прочитанного по первому адресу из блока 7 памяти, с содержимым а регистра Pl (так как gN ЙВ). Полученная в регистре Pl сумма а1(g) а 1+ ая переписывается в ячейку с адресом 1 второго блока 7 памяти. Вычисление коэффициента а „(1 ), необходимого для развертывайия функции на втором

55 участке, закончено. В момент окончания периода Т коэффициента а 1(; ) перепишется во входной регистр. 5 ин50

7 930 а О, произведена начальная запись в выходной регистр интерполятора кода

z0, а во входной регистр 5 и первую ячейку второго блока 7 памяти кода первого коэффициента а1О, остальные две ячейки блока 7 памяти обнулены, счетчик 2 адреса имеет состояние 1.

Описанное исходное состояние устройства позволяет интерполятору на первом интервале аппроксимации раз- 10 вертывать функцию от начального значения ло с наклоном, задаваемым коэфФициентом а!0

Одновременно с началом развертывания функции осуществляется по сиг- 15 налу уl увеличение содержимого суммирующего счетчика 2 на единицу, занесение в вычитающий счетчик 8 числа 3 (степени полинома). Содержимое этих счетчиков непрерывно сравнива- р0 ется на схеме сравнения.

Далее 3 раза выполняется последовательность операций 1-5.

8 первом цикле осуществляется сложение нуля прочитанного из 3-й ячей- 25 ки блока 7 памяти с нулем регистра

Pl, т.к. коды в счетчиках 2 и 8 не равны друг другу (И 2g 14 ); затем запись результата сложения, т.е. "0" в 3-ю ячейку второго блока 7 памяти З0 . 1 и от содержимого счетчика 8 вычитается "1". Теперь в нем находится число 2 равное содержимому счетчика 2.

Во втором цикле выполняется за- 35 несение в регистра PE кода прочитанного из блока памяти 1 (так как

N = М8), затем запись содержимого регистра Pl, т.е. во вторую ячейку блока 7 памяти и от содержимого счет40 чика 8 вычитается "1". Теперь в нем находится число 1, которое не равно коду счетчика 2.

321 терполятора и работа устройства йа следующем интервале повторится.

Отметим, что в результате выполнения рассмотренных операций во втором блоке 7 памяти будут записаны в естественном порядке следования адресов (начиная с первого) коды а °

1(1= а, о.

На втором участке в первом цикле операций 1-5 в третью ячейку второго блока 7 памяти запишется код а, так как йп = и g = 3 именно в первом цикле. В двух других циклах последовательно выполняются сложения а q(y) а + а >(„. ф= 0(1= ) + а«(1 0) и во втором блоке 7 памяти окажутся коды а1(-З) ап(З) аЬ

На всех следующих участках содержимое 3-й ячейки второго блока 7 памяти будет постоянным, так как а всегда суммируется с нулевым значением кода регистра Pl. Остальные коэффициенты будут меняться в соответствии с выражениями а q(+А) — c3q + а а 1(ф1) = а (! 1) +

Формирование управляющих сигналов, необходимых для работы устройства, осуществляется блоком управления (фиг. 2), в котором по импульсу запуска с помощью триггера 15 и элемента И 20 вырабатывается сигнал уl., По этому сигналу через элемент ИЛИ 10 устанавливается в единицу триггеры

l3 и 14, которые разрешают прохождение опорной частоты F o (или FX) через элемент И 18 и И 20 соответственно на счетчик С4 являются также импульсами суммирования у8 для первого накапливающего сумматора 4.

Потенциальные выходы счетчика 26 подключены к дешифратору 28, на выхоI де которого вырабатываются управляющие сигналы у2, у5, у6, а четвертый сигнал в зависимости от состояния

Р2 схемы сравнения разделяется на два у3 и у4.

Предлагаемое устройство отличается простотой, высокой точностью воспроизведения функций, приближаемых полиномами, имеет в 2 раза более высокое быстродействие, чем прототип и более чем двухкратное сокращение затрат оборудования уже при п = 6.

Причем степень полинома не сказывается на сложность устройства, а определяет только длительность Т ин93О321 тервала линейной интерполяции. Конкретная величина Т может быть определена по формуле

Т=2/Fp где m = log (4 и+2)

Например, при n = 6 получим m = 5, т.е. для развертывания функции целесообразно в качестве минимального интервала аппроксимации выбрать 32 периода опорной частоты Ер.

tO

При общей разрядности (= 15 кода аргумента Х такая величина интервала позволит использовать для аппроксимации полинома 6-й степени 2 узлов аппроксимации, что говорит о высоких 15 точностных возможностях устройства.

K достоинству устройства следует отнести малые затраты памяти, универсальность, высокую скорость разверты- вания функции, обусловленную независимой работой интерполятора и операционной части, что позволит использо= вать его для воспроизведения быстропротекающих процессов. 25

Формула изобретения

1. Устройство для воспроизведения полиномов, содержащее регистр, первый и второй накапливающие сумматоры, схему сравнения,,о т л и— ч а ю щ е е с я тем, что, с целью упрощения и повышения быстродействия устройства, в него введены два блока памяти, блок управления, суммирующий.и вычитающий счетчики, причем, входы начальных значений накапливающих сумматоров соединены с выходом первого блока памяти, первый вход которого является входом полиноминальных коэффициентов устройства, второй вход - входом записи устройства адресный вход блока паФ

45 мяти подключен к выходу суммирующего счетчика и первому входу схемы

В сравнения, второй вход которои соединен с выходом вычитающего счетчика и адресным входом второго бло50 ка памяти, выход которого подключен к входу первого накапливающего сумматора, а вход — к выходу первого накапливающего сумматора и входу регистра, выход которого соединен с входом второго накапливающего сумма55 тора, а первый вход блока управления подключен к выходу переполнения суммирующего счетчика, второй - к выходу схемы сравнения, третий - к входу опорной частоты устройства, четвертый - к входу запуска устройства, пятый - к входу кода степени оли-, нома и устройства, а первый выход блока управления соединен с входом установки в "О" регистра, входом установки начального значения и вычитающего счетчика, счетным входом суммирующего счетчика, второй выходс входом чтения первого и второго блоков памяти, третий - с входом установки начального значения первого на- капливающего сумматора, четвертый с импульсным входом первого накапливающего сумматора, пятый — с входом записи второго блока памяти, шестойс -счетным входом вычитающего счетчика, седьмой - с входом записи регистра, восьмой - с импульсным входом второго накапливающего сумматора, выход которого является выходом устройства.

2. Устройство по и. 1, о т л и— ч а.ю щ е е с я тем, что блок управления содержит пять триггеров, дешифратор, делитель частоты, схему сравнения, элемент задержки, три счетчика, шесть элементов И, и три элемента ИЛИ, причем счетный вход первого триггера подключен к счетному входу второго триггера и к выходу первого элемента ИЛИ, первый вход которого соединен с первым входом второго элемента ИЛИ, с выходом первого элемента И и является первым выходом блока управления, выход первого триггера соединен с первым входом второго элемента И, второй вход которого соединен с первыми входами третьего, четвертого и первого элементов И и является третьим входом блока, а выход второго элемента И подключен к входу первого счетчика, первый выход которого соединен с входом дешифратора, первый выход которого подключен к первым входам пятого и шестого элементов И, а второй, третий и четвертый выходы являются соответственно вторым, пятым и шестым выходами блока; второй выход первого счетчика соединен с первым входом второго счетчика, выход которого подключен к первому входу

Схемы сравнения, второй вход которого является пятым входом блока, а выход соединен с входом элемента задержки, выход которого подключен к вторым входам второго счетчика и пер-

930321

12 вого элемента ИЛИ; выход второго триггера соединен с вторым входом третьего элемента И, выход которого является восьмым выходом блока и подключен к входу делителя частоты, вы- S ход которого соединен с первым входом третьего элемента ИЛИ, выход которого подключен к счетному входу третьего триггера, выход которого соединен с вторым входом четвертого элемента И, выход которого является седьмым выходом блока и подключен к входу третьего счетчика, выход которого соединен с установочным входом второго триггера, к второму входу И третьего элемента ИЛИ и к второму входу второго элемента ИЛИ, третий вход которого является четвертым входом блока, а выход - с счетным входом четвертого триггера, выход кото- 20 рого подключен к второму входу первого элемента И;. первый вход блока управления соединен с счетным входом пятого триггера, инверсный выход которого подключен к второму входу шестого элемента И, выход которого является третьим выходом блока; а третий вход шестого элемента И является вторым входом блока и соединен с вторым входом пятого элемента И, выход которого является четвертым выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 575648, кл. G 06 F 7/38, 1975.

2. Авторское свидетельство СССР

1 556446, кл. G 06 F 15/32, 1975 (прототип).

930321

Ф

Составитель Л. Логачева

Редактор А. Шандор Техред Ж. Кастелевич

Корректор Г. Решетник

Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4!5

Заказ 3473/65

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4