Цифровой умножитель частоты

Цифровой умножитель частоты

Иллюстрации

Показать все

Реферат

 

< u930

Союз Советских

Социалистических

Республии

ОП ИСАКИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

{61) Дополнительное к авт. свид-ву И 734867

{22) Заявлено 27. 10. 80 (21) 2997482/18-09 с присоединением заявки рй (23) Приорнтет(5l)N. Кл.

Н 03 В l9/10

9мударетщххых кеиятет

ЕЕСР ае делен «зебретееий и открытия 3) Д 621 ° 374. . 4(o88. 8) О "Убликовано 23. 05. 82.Бюллетень .% 19

Дата опубликования описания 25. 05. 82! и 6ЙP>;.Крткин /

3g (72) АвтоРм изобретения

В.В. Смеляков, В.И. Бармин, А.С. Багац

{71) Заявитель (54) ЦИФРОВОЙ УМНОЖИТЕЛЬ ЧАСТОТЫ

Изобретение относится к радиотехнике и может использоваться для умножения частоты сигналов в измерительных системах различного назначения.

По основному авт. св. V 734867 известен цифровой умножитель частоты,, содержащий последовательно соединенные формирователь входного сигнала, блок управления, первый вентиль, первый делитель частоты, элемент И, выход которого является выходом цифрового умножителя частоты, элемент

ИЛИ и первую схему переноса, выход .которой подключен к другому входу первого делителя частоты, а другой вход - к выходу первого регистра памяти, входом подключенного к другому входу блока управления, а также последовательно соединенные кварцевый генератор, первый формирователь импульсов, второй вентиль, второй делитель частоты, выход которого подключен ко входу первого регистра

2 памяти, второй регистр памяти, дру- гим входом подключенный к выходу второго вентиля и к первому входу третьего вентиля, вторая схема пе" реноса, к другому входу которой подключен выход элемента И, сумматор и триггер задержки, выход и другой вход которого .подключены соответственно к другому и третьему входу первого вентиля, при этом выход î блока управления подключен к другим входам элемента ИЛИ и -второго вентиля, к второму входу третьего вентиля и через третью схему переноса - к

1$ другому входу сумматора, выходом подсоединенного к другому входу третьей схемы переноса, к третьему входу которой через третий Регистр памяти подключен выход третьего вентиля, при этом между выходом кварцевого генератора и другим входом триггера задержки включены последовательно соединенные управляемый фазовращатель и второй формирователь импуль930575 4 сов, а выходы второй и третьей схем переноса подключены к соответствующим входам цифрового устройства деления, выход которого подсоединен к другому входу управляемого фазовращателя (1).

Однако в блоке управления известного умножителя при каждом изменении его выходной частоты необходимо нажимать кнопку "Пуск", что исключает 10 возможность управления выходной частотой умножителя по заданной програм ме и ограничивает скорость изменения коэффициента умножения.

Цель изобретения — увеличение скорости изменения коэффициента умножения.

Для этой цели в цифровой умножитель частоты введены последователь20 но соединенные четвертый регистр памяти, блок сравнения кодов и третий формирователь импульсов, выход которого подключен к входу четвертого регистра памяти и третьему входу блока управления, при этом другой вход блока сравнения кодов соединен с выходом блока управления.

На фиг. 1 представлена структурная электрическая схема предложенного

30 цифрового умножения частоты; на фи г; 2 временные диаграммы его работы.

Цифровой умножитель частоты содержит формирователь 1 входного сигнала, блок 2 управления, первый, второй и третий вентили 3-5, первый и второй делители частоты 6 и 7, элемент И 8, элемент ИЛИ 9, первую, вторую и третью схемы переноса 1012, первый второй, третий и четвертый регистры памяти 13-16, кварцевый генератор 17 первый, второй и третий формирователи 18-20 импульсов, сумматор 21, триггер задержки 22, управляемый фазовращатель 23, цифро- . вое устройство деления 24, блок 25 4> сравнения кодов.

Цифровой умножитель частоты работает следующим образом.

В исходном состоянии триггеры всех регистров памяти 13-16, делителя час- 50 тоты 6 и 7, а также триггер задержки 22 находятся в нулевом состоянии.

На выходе блока сравнения кодов 25 высокий уровень потенциала, все вентили закрыты. Переключателями или с ss помощью цифрового кода, поступающего извне, устанавливается коэффициент деления частоты исходного сигнала (фиг. 2а) делителем частоты 7 (коэффициент умножения умно>кителя) равным К . При этом, ввиду того, что коды на входе блока сравнения кодов

25 стали различными, на его выходе установится низкий уровень потенциала, что в свою очередь, приводит к появлению импульса на выходе формирователя 20 импульсов (момент времени t,(ôèã. 2б), который, во-первых, перепишет в регистр значение кода К.> и, как следствие, на выходе блока сравнения кодов 25 вновь установится высокий потенциал и, во-вторых, подготовит блок 2 управления к приему импульса от формирователя 1 входного сигнала.

При переходе умножаемого сигнала, имеющего частоту fy, через нулевое значение, блок 2 управления вырабатывает сигнал Vqg (фиг. 2в), что приводит к открытию вентилей 4 и 5.

Импульсы с частотой fz (фиг. 2а) начинают поступать в делитель частоты

7 и регистры 14 и 15 (фиг. 2г и фиг. 2д). При поступлении первого выходного импульса с делителя частоты

I (фиг. 2ж) на вход блока 2 управления, последний вырабатывает сигнал

УК (фиг. 2в), по которому вентиль

5 закрывается. Таким образом, в регистре памяти 15 зафиксировано число

К (фиг. 2д). Следующим импульсом

VO блока 2 управления (фиг. 2в) содержимое регистра памяти 15 через схему переноса 12 поступает в сумматор 21 и цифровое устройство деления

24. 3а время периода Т1, — — 1/f импульсы с частотой f> поступают непрерывно как в делитель частоты 7, так и в регистр памяти 14, но с каждым выходным импульсом делителя частоты

7 показания регистра памяти 14 сбрасываются в нуль. В итоге, к концу периода Т1 в нем будет зафиксировано число Ьп,1 (фиг. 2е), накопленное за промежуток времени от момента последнего выходного импульса делителя частоты 7 до конца периода Т . То же самое число ап< будет зафиксировано и в делителе частоты 7. В регистр памяти 13 поступают выходные импульсы делителя частоты 7 (фиг. 2ж) и к концу периода Т1 в нем будет зафиксировано число

По окончании периода Т блок 2 управления вырабатывает сигнал V2 в сумматоре цифрового устройства деления 24 будет произведена операция (ibnq -К ). На управляемый фаэоаращатель 23 подается код числа (ibn Кн)/К„, что приводит к задержке импульсов, поступающих на делитель частоты 6 через вентиль 3 на величину

То (ia и <-К.>) /К1. Одновременно выход" ной импульс сумматора 21 через триггер задержки 22 закрывает вентиль 3.

По этой причине очередной импульс (обозначен пунктиром на фиг. 2з) через вентиль 3 не пройдет, а осуществляет переброс в исходное состояние триггера 22 задержки, который, в свою очередь вновь откроет вентиль

3. Коррекция последующих импульсов происходит аналогично. В результате частота на выходе умножителя равна ,показанной на фиг. 2 и.

При изменении величина коэффициента умножения (например,.с К, на

К ) цифровые коды, подаваемые на входы блока сравнения кодов 25, станут различными, и на его выходе

,установится низкий уровень потенци" ала, вследствие чего на выходе формирователя 20 появляется импульс (момент времени t > на фиг. 2б), после чего повторяются процессы, описанные выше, и на выходе умножителя установится новая частота, равная

2 Х, Таким образом, в предложенном цифровом умножителе частоты значительно увеличивается скорость изменения коэффициента умножения, что практически обеспечивает автоматизацию процесса .умножения выходной частоты умножителя посредством изменения коэффициента умножения и позволяет использовать его в системах, в которых требуется регулировка выходной частоты цифровым кодом по определяемой программе, а также в автоматизированных системах измерения и контроля.

Формула изобретения

Цифровой умножитель,частоты по авт. св. И 734867, о т л и ч аю шийся тем, что, с целью увеличения скорости..изменения коэффициента умножения, в него введены последовательно соединенные четвертый регистр памяти,, блок сравнеHHR кодов и третий формирователь импульсов, выход .которого подключен

5 930575 (Фиг. 2в), который закроет вентиль 4, откроет вентиль 3, через элемент

ИЛИ 9 и схему переноса 10 перенесет показания регистра памяти 13 в делитель частоты б. С этого момента начинается процесс деления импульсов, поступающих на вход делителя частоты б на q (óìíoæåíèå частоты f íà lg ).

Первый выходной импульс элемента И 8 (фиг. 2и) переносит число q из рен гистра памяти 13 в делитель частоты

6 и показания регистра памяти 14 через схему переноса 11 в сумматор

21 и сумматор цифрового устройства деления 24. В сумматоре 21 производится операция (К„-Ь n< ), причем, если эта величина больше нуля, то на его выходе импульса не будет.

Одновременно в цифровом устройстве деления 24 осуществляется деление 20

hn. на К1. Код отношения b,n /К, поступает на управляемый фазоврацатель 23, что приводит к изменению фазы синусоиды на его выходе на величину 360 д и„/К„. После преобразова- 25 ния в формирователе 19 импульсы, поступающие через вентиль 3 на вход делителя частоты 6, будут смещены на величину Т, йп,1/К. (фиг. 2а и фиг. 2з). Второй выходной импульс умножителя производит операцию ввода(с „) в делитель частоты 6-и b n в сумматор 21 и сумматор цифрового устройства деления 24, после чего в сумматоре 21 записывается число (Кн-2фп ), а в цифровом устройстве деления 24 осуществляется операция деления 2ьл„ на К„ . Если число (К1-2gn ) больше нуля - на выходе сумматора 21 импульса не будет, а

40 управляемый фазовращатель 23 сместит фазу синусоидного сигнала, поступающего на его вход с кварцевого генератора 17, на величину 360 2hn„/К, и, следовательно, импульсы поступаю1

45 щие на вход делителя частоты 6, будут задержаны на То 2ьп„/Кн (фиг. 2а и фиг. 2з)

По мере увеличения числа выходных импульсов умножителя может оказаться я что при некотором числе i величина (К1-1Ьп,1) станет равной или меньше нуля (на примере К 3, bn=l и, следовательно, i=3), что приведет к появлению импульса на выходе сумматора 21, который перенесет иэ регистра памяти 15 число К в сумматор 21 и, следовательно, в нем запишется положительное число (2Кн- iyn ), а также

7 к входу четвертого регистра памяти и третьему входу блока управления, при этом другой вход блока сравнения кодов соединен с выходом блока управления.

930575 .Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

И 7348б7, кл. Н 03 8 19/10, 1977 (прототип).