Устройство приема-передачи дискретной информации с решающей обратной связью

Устройство приема-передачи дискретной информации с решающей обратной связью

Иллюстрации

Показать все

Реферат

 

Союз Советсккк

Социапистмческнк

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву (5t)N. Кл. (22) Заявлено 02. 04. 80 (21) 2906031/18-09

Н 04 3 1/10

Н 04 1. 1/16 с присоединением заявки J4

3Ьоударетееииый комитет (23) Приоритет (53) ДК 621. 394. .14(088.8) по делам изобретений и открытий

Опубликовано 23. 05. 82. Бюллетень Рм 19

Дата опубликования описания 23. 05. 82, (72) Авторы изобретения

В.Н. Карпов, Л.П. Коричнев и А.Н. Пй ! (71) Заявитель

Рязанский радиотехнический институт (54) УСТРОЙСТВО ПРИЕМА-ПЕРЕДАЧИ ДИСКРЕТНОЙ

ИНФОРМАЦИИ С РЕШАЮЩЕЙ ОБРАТНОЙ СВЯЗЬЮ

Изобретение относится к радиотехнике и может йспользоваться при пост роении аппаратуры передачи данных.

Известно устройство приема-передачи дискретной информации с решающей обратной связью, содержащее на передающей стороне последовательно соединенные буферный накопитель, стартстопный распределитель, блок регистров, синхронный распредели10 тель, элемент ИЛИ и кодер, последовательно сОединенные приемник сигналов обратной связи и блок управления, выходы которого подключены к соответствующим входам буферного накопителя, стартстопного распределителя и синхронного распределителя, . а также и -разрядный накопитель,первый вход которого объединен со входом кодера, на приемной сторойе— объединенные по первому входу к-разрядный накопитель и блок обнаружения ошибок, выходы которого подключе ны к соответствующим входам первого элемента И, второй выход блока обнаружения ошибок подключен ко .входу передатчика сигналов обратной связи, а третий выход блока обнаружения ошибок подключен ко входу буферного накопителя через последовательно соединенные блок управления, второй элемент И и .элемент ИЛИ, причем второй выход блока управления подключен к первому входу синхронного распределителя, а также и накопителей 1).

Однако пропускная способность этого устройства невелика.

Цель изобретения - увеличение пропускной способности устройства.

Поставленная цель достигается тем, что в известном устройстве на передающей стороне выход и-разрядного накопителя подключен к другому входу элемента ИЛИ, а ко второму и третьему входам и-разрядного накопи теля подключены соответствующие вы" ходы блока управления, а на прием" ной стороне введены и -1 элементов

3 93071

ИЛИ и и дополнительных элементов И, при этом выход первого дополнительного элемента И подключен к информа-!

:ционному входу первого из и накопителей, а выходы (11-1) 1дополнительных элементов И подключены к первым входам соответствующих (n-1) элементов

ИЛИ, вторые входы которых объединены с соответствующими входами синхронного распределителя,и подключены к выходам соответствующих накопителей, другие выходы которых подключены к соответствующим входам синхронного распределителя,. при этом управляющие входы и накопителей объедине.< ны и подключены к третьему выходу блока управления, другие выходы котоого подключены к первым аходам и дополнительных элементов И, вторые входы которых объединены, второй вход первого дополнительного элемента И подсоединен), к выходу первого элемента Й, а второй вход и дополнительного элемента И подключен ко второму входу второго элемента И, ко второму.и третьему входам элемента

ИЛИ подключены выход синхронного распределителя и выход и-ro накопителя соответственно.

На чертеже дана. структурная электрическая схема предлагаемого устройства приема-передачи дискретной ин- формации с решающей обратной связью.

Устройство содержит на передающей стороне 1 кодер 2,,и-разрядный накопитель 3, приемник 4 сигналов обратной связи, блок 5 управления, элемент

ИЛИ 6, синхронный распределитель 7, блок 8 регистров, стартстопный распределитель 9 и буферный накопитель

10, а на приемнои стороне .11 - к- разv

io рядный накопитель 12, блок 13 обнаружения ошибок, передатчик 14 сигналов обратной овяви, блок,l5 упревления, первый 16 и второй l7 елененти и ° и дополнительных элементов И 18-20 элемент ИЛИ 21, дополнительные элементы ИЛИ 22 и 23, и накопителей

24-26., синхронный распределитель 27, буферный накопитель 28, причем. передающая и приемная стороны 1 и 11 свя- заны каналами 29 и 30 прямой и обратной связи. !

Устройство работает следующим образом.

Передача начинается с заполнения регистров блока 8 к-элементными ком- бинациями через буферный накопитель .

10 и стартстопный распределитель 9, I осуществляющий распределение комбинаций по регистрам блока 8.

После заполнения. регистров блока

8 начинается последовательная передача к-элементных. коМбинаций через синхронйый распределитель 7, начиная .с комбинации, имеющей первый условный номер, затем передается комбинация, имеющая второй условный номер и т. д.

Каждая комбинация с выхода синхронного распределителя 7 через элемент ИЛИ 6 записывается в 1-й регистр и-разрядного накопителя 3 и одновременно кодируется в кодере 2, после чего через канал 29 информационные элементы записываются в к-разрядный накопитель 12. Одновременно все,ri элементов комбинаций поступают в блок

13, где по каждой комбинации принимается одно из двух решений: выдача информационной части .комбинации через первый элемент И 16 или в приемник сообщений, (на чертеже не показан) или в. накопители 24-26 или ее стирание. При этом передатчик 14 посылает сигнал "Подтверждение" или

"Запрос". В первом случае осуществляется передача очередной комбина ции, во втором - повторение-этой же комбинации из и-разрядного накопителя 3.

При передаче !-й комбинации она записывается блоком 5 в первый регистр п-разрядного накопителя 3, при передаче второй, первая управляющим сигналом. переписывается во второй регистр, а в первый записывается вторая комбинация и т.д.

Таким образом, при передаче комбинаций будет иметь место поочередная запись каждой из них в первый регистр с последующим переписыванием иа.регистра в регистр управляющим сигналом с блока 5.

Сигналы о результатах приема каж» дой кодовой комбинации поступают в приемник 4, причем сигнал о результатах приема первой комбинации поступает через время, равное передаче

h комбинаций. К этому моменту первая комбинация в n -разрядном накопителе 3 будет переписана блоком 5 в

h-й регистр. В случае правильного приема первой. комбинации по сигналу

".Подтверждение" блок 5 стирает информацию в этом регистре,.что свидетельствует о безошибочном приеме первой комбинации, и осуществляет лера20

Формула изобретения

5 93071 дачу следующей комбинации из буферного накопителя 10;

Аналогично сигнал 1-й комбинации заставляет блок 5 стирать информацию в h-м регистре Р -разрядного накопителя 3 при правильном приеме. При обнаружении ошибок в принятой комбинации. h-й регистр не обнуляется, а информация с этого регистра по сигналу с блока 5 выдается на повторную 1о передачу через кодер 2 с одновременной записью:в первый регистр и-разрядного накопителя 3.

Порядок записи очередной комбинации из буферного накопителя 10 в 15 регистры блока 8 определяет блок 5 в соответствии с сигналами на выходе . приемника 4 сигналов обратной связи и результатами анализа состояний регистров блока 8.

Порядок выдачи комбинаций с региг строе блока 8 также определяет блок

5 и выдача производится в момент получения сигнала "Подтверждение" из канала 30. Если получен сигнал 25

"Запрос", то информация с блока 8 через синхронный распределитель 7 не выдается, а через элемент ИЛИ 6 осуществляется повторение комбинации

1из h-го регистра и -разрядного накопителя 3..

Порядок выдачи на выход системы правильно принятых кодовых комбинаций определяет блок 15. Если все предыдущие комбинации приняты пра- з5 вильно, то очередная безошибочно принятая комбинация через второй элемент

И 17, элемент ИЛИ 21 и буферный накопитель 28 выдается на выход системы.

При обнаружении ошибок в принимае- 4О мой комбинации блок 15 отключает второй элемент И 17 и в зависимости от числа повторных передач подключает дополнительные элементы И 18-20.

Комбинация, принятая. правильно, пос- 45 ле искаженной комбинации не выдается на выход системы, так как это ведет к изменению порядка следования комбинаций; который был при их поступлении на вход системы,. а через дополнительный элемент И 18 записывается в первый .регистр накопителя 24. Все. другие комбинации, передаваемые первый раз и принимаемые правильно, записываются в первый регистр накопителя 24 с последующим сдвигом перепис ;,.çàíèåì) в следующий регистр блоком

15 по мере поступления следующих комбинаций.

Если при повторном .приеме комбинация принята правильно, она через дополнительные элементы И, ИЛИ 19 и 22 записывается в первый регистр накопителя 25. В противном случае она стирается,. ее место остается свободным, а по каналу 30 повторно передается сигнал "Запрос".

После j-й передачи кодовой комбинации она опять может быть искажена, что приведет к переполнению накопителя 24-26 и возникновению. выпадений комбинаций. Поэтому число временных интервалов последовательности принимаемых кодовых комбинаций и соответствующее число накопителей 24-26 на приеме необходимо выбирать, исходя из условия обеспечения заданной вероятности выпадений кодовых комбинаций.

В случае, когда нет возможности использовать необходимое число j накопителей 24-26, обеспечивающих заданную вероятность, значение ) может быть выбрано любым. При этом после искаженных приемов посылается сигнал

"Запрос !, после которого прекращаются все сдвиги в накопителях 24-26 и передатчик информации повторно передает только одну комбинацию, искажен-. ную в предыдущих приемах, до ее безошибочного декодирования. Тогда пра,вильно принятая комбинация через второй элемент И 17 и элемент ИЛИ 21 выдается на выход системы. После это.го блок 15 включает синхронный распределитель 27, который опрашивает все регистры накопителей 24-26 начиная с последPrix h-x, и до окончания анализа прием-. ником очередной принимаемой комбинации выдает все комбинации, записанные ранее в накопителях 24-26 на выход системы.

ДаЛее процесс передачи повторяет" ся аналогичным образом.

Таким образом, пропускная способность устройства значительно увеличивается.

Устройство приема-передачи диск-, ретной информации с решающей обратной связью, содержащее на передающей стороне последовательно соединенные буферный накопитель, стартстопный распределитель, блок регистров, синхронный распределитель, элемент ИЛИ и кодер, последовательно соединен7 930 ные приемник сигналов обратной связй и блок управления, выходы которого подключены к соответствующим входам ( буферного накопителя стартстопного распределителя и синхронного распре" делителя, .а:также т1 "разрядный нако,питель, первый вход которого объединен со входом кодера,. на приемной . стороне - объединенные по первому входу к-разрядный накрпитель и блок обнаружения ошибок, выходы которого подключены к соответствующим входам первого элемента И, второй выход блока обнаружения:ошибок подключен ко входу передатчика сигналов обрат.ной связи, а третий выход блока обнаружения ошибок подключен ко входу буферного накопителя через последовательно соединенные блок управления, второй элемент И и элемент ИЛИ, причем второй выход блока управле,ния подключен к первбму входу синхронного распределителя, а также .п< накопителей, о т л и ч а ю щ е е с я тем, что, с целью увеличения .пропускной способности устройства, на

:передающей стороне выход 11 -разряд ного накопителя подключен к другому входу элемента ИЛИ, а ко второму и

:третьему входам .и -разрядного накопи:теля подключены соответствующие выхо ды блока управления, а на приемной стороне введены. (11-1) элементов ИЛИ и и дополнительных элементов И, 716 8 при этом выход первого дополнитель:ного элемента И подключен к информационному входу первого из и накопи. .телей, а выходы (tl-1) дополнительных . элементов И подключены к первым входам соответствующих .(п-1) элементов

ИЛИ, вторые входы которых объединены с соответствующими входами синхронного распределителя и подключены

10 к выходам соответствующих накопителей, другие выходы которых подключены к соответствующим входам синхронного распределителя, при этом управляющие входы и накопителей обьедине1 ны и подключены к третьему выходу блока управления, другие выходы которого подключены к первым входам и дополнительных элементов И, вторые входы которых объединены, второй вход в .первого дополнительного элемента И подсоединен к выходу первого элемента И, а второй вход и дополнительного элемента И подключен ко второму входу второго элемента И, ко второму

2$ и третьему входам элемента ИЛИ подключены выход синхронного распредеf лителя и выход и-ro накопителя соответственно.

З Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 650243, кл. Н 04 L 1/10 1976 (прототип).

930716

Составитель Е. Побимова

Редактор A. Кушнир Техред E. Харитончик Корректор А. Ференц

Заказ 3534/85 Тираж 685 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 111-.35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4