Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Е.Б.Волков, К.Д.Гузеев, В.И.Дегтярев, . Д(,Яощ канов, и С.М.Шпак

I (22) Авторы изобретения (7!) Заявитель

54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, а именно к устройствам для обработки и хранения цифровой информации, и может быть использовано при необходимости согласования устройств, работающих с различным темпом обработки информации.

Известно устроиство для сопряжения блоков памяти, которое содержит блок памяти, группы вентилей, формирователи адреса записи и считывания, ФО элемент задержки и формирователи импульсов $1) .

Недо с та т ком из вест ного устройства является его низкое быстродействие, т.е. чтение информации из БЗУ и обра«)5 ботка ее начинается только после того, как в БЗУ введен обрабатываемый информационный массив.

Известно устройство ввода информа26 ции, которое содержит буферное запоминающее устройство, состоящее из накопительного блока, регистра адреса и блока управления, входного регистра, 2 источника сообщения, вычисливельно" го блока, двух счетчиков, двух схем

И, группы схем ИЛИ, двух дешифраторов и блока местного управления, состоящего из блоков местного управления-за— писи считывания (21.

Недостатком данного устройства является то, что вывод информации нз .БЗУ производится лишь после того, каь заполнена его половина, что увеличи+. вает время обработки информации.

Наиболее близким по технической сущности к предлагаемому является буферное запоминающее устройстве, в состав которого входят блок управления, генератор импульсов, входной регистр, две группы элементов И, группа элементов ИЛИ, матрица опера- . тивной памяти, выходной регистр, счет чики адресов записи и считывания и дешифратор адреса. Генератор импульсов непрерывно вырабатывает последовательность импульсов записи и считывания, сдвинутые на полпериода. Опе3 93256 рация записи и считывания осуществляется синхронно по сигналам ЗАПИСЬ и СЧИТЫ8АНИЕ, поступающим от источника и приемника сообщений соответственно, при этом при поступлении указанных сигналов в блоке управления формируются стробирующие сигналы, синхронные импульсам записи и считывания. При поступлении одного из стробирующих сигналов код с выхода 1о соответствующего счетчика поступает на дешифратор адреса, выходы которого соединены с адресными входами матрицы оперативной памяти. При возбуждении соответствующих адресных шин матрицы обеспечивается обращение к матрице по выбранному адресу. Одно) временно из стробирующих импульсов формируются стробы записи и считывания и тактовые импульсы счетчиков (31.

Недостатком данного устройства является то, что как скорость записи, так и скорость считывания в два раза ниже максимально возможной -для выбран. ного типа оперативной памяти, что значительно увеличивает время ввода и вывода из буферного запоминающего устройства при асинхронном режиме записи и считывания, а, следовательно и времени обработки.

Цель изобретения — повышение быстродействия буферного запоминающего устройства.

Поставленная цель достигается тем, что буферное запоминающее устройство, содержащее накопитель, информационные входы которого подключены к выходам элементов И первой группы, а выходы накопителя подключены к одним входам элементов И второй группы, вы-. ходы которых подключены к входам вы" ходного регистра, одни входы элементов И первой группы подключены к выхо дам входного регистра, группу элементов ИЛИ, выходы которых подключены к адресным входам накопителя, одни вхо- "5 ды элементов ИЛИ группы подключены к выходам элементов И третьей группы, одни входы которых подключены к информационным выходам счетчика адресов записи, другие входы элементов "

ИЛИ группы подключены к выходам элементов И четвертой группы, одни входы которых подключены к информационным выходам счетчика адресов считывания, блок управления, выход которо-5 го подключен к первому управляющему входу накопителя, генератор импульсов содержит триггеры, элементы задержки

6 ф и.элементы И, первые входы первого и второго элементов И подключены к выходу генератора импульсов, вторые входы первого и второго элементов И подключены к соответствующим выходам первого триггера, первый вход которого подключен к выходу генератора импульсов, а второй и третий входы соответственно к выходам третьего и четвертого элементов И, первые входы которых подключены к первым выходам соответственно второго и третьего триггеров, первые входы которых являются соответствующими управляющими входами устройства, вторые входы третьего и четвертого элементов И подключены к вторым выходам соответственно второго и третьего триггеров, первые входы пятого и шестого элементов И подключены к выходу блока управления, первый вход которого подключен к первому выходу четвертого триггера, к первому входу седьмого элемента И и к второму управляющему входу накопителя, второй вход блока управления подключен к первому выходу пятого триггера, к первому входу восьмого элемента И и к третьему управляющему входу накопителя, второй выход четвер того триггера подключен к второму вхо ду шестого элемента И, к другим входам элементов И первой и третьей группы и к счетному входу счетчика адреса записи, второй выход пятого триггера подключен к второму входу пятога элемента И, к другим входам элементов И второй и четвертой групп и к счетному входу счетчику адреса считывания, выход шестого элемента И подключен к входу первого элемента задерж ки, выход которого подключен к второму входу второго триггера и к первому входу четвертого триггера, выход пятого элемента И подключен к входу второго элемента задержки, выход которого подключен к второму входу третьего триггера и к первому входу пятого триггера, вторые входы седьмого и восьмого элементов И подключены к выходам соответственно первого и второго элементов И, третьи входы седьмого и восьмого элементов И подключены к первым выходам соответственно третьего и второго триггеров, а выходы седьмого и восьмого элементов

И подключены к вторым входам соответственно пятого и четвертого триггеров

На чертеже приведена структурная схема устройства. формула изобретения

Буферное запоминающее устройство, содержащее накопитель, информационныс входы которого подключены к выходам элементов И первой группы, а выходы накопителя подключены к одним входам элементов И второй группы, выходы ко торых подключены к входам выходного регистра, одни входы элементов И первой группы подключены к выходам входного регистра, группу элементов ИЛИ выходы которых подключены к адресным входам накопителя, одни входы элементов ИЛИ группы подключены к выходам," элементов И третьей группы, одни входы которых подключены к информационным выходам счетчика адресов записи, другие входы элементов

ИЛИ группы подключены к выхо5 9325

В состав устройства входят вход= ной регистр 1, триггеры 2-6>элементы И 7- 14, генератор 15 импугьсов, группа элементов ИЛИ 16, элементы задержки 17 и 18, накопитель 19, выход- ной регистр 20, счетчик 21 адресов записи, счетчик 22 адресов считывания, группа элементов И 23-26 и блок

27 управления.

Устройство работает следующим образом.

При подаче на первый вход триггера

3 сигнала ЗАПИСЬ (или импульса сопровождения входной информации) триггер 3 устанавливается в состояние

"1". Если сигнал ЧТЕНИЕ (импульс зап.роса информации) на входе триггера

4 отсутствует,, то триггер 4 находится в состоянии "0", и на выходе элемента И 10 формируется импульс, кото- © рый устанавливает триггер 2 в состояние "1" и на вход элемента И 8 поступает разрешающий сигнал с выхода

"1" триггера 2. Первый импульс с выхода генератора 15 импульсов про-:. g ходит через элемент И 8, через элемент И 14 и устанавливает триггер 5 в состоянии "1". Сигналом с выхода

"1 триггер 5 открывает элементы

И rpynn 23 и 25, и входная информация с выхода входного регистра 1 через элементы И группы 23 проходит на информационные входы накопителя. сигнал с выхода "0" триггера 5 поступает на вход накопителя 19 (сигнал

- разрешения записи) и на вход блока .

27 управления, в котором сформируется импульс обращения к накопителю, по которому производится запись информации в накопитель по адресу, который с выхода счетчика 21 адресов записи проходит через элементы И 25 и эле- .. менты ИЛИ 16 на адресные входы накопи— теля 19. Одновременно импульс обращения пройдет через элемент И 13, эле4S мент 17 задержки и устанавливает триг— геры 3 и 5 в состояние "0". По заднему фронту импульса, сформированного на выходе "1" триггера 5, к показаниям счетчика 21 прибавится "1" и установится адрес по которому должно. . 36 записываться очередное слово.

При подаче сигнала ЧТЕНИЕ триггер

4 устанавливается в "1", на выходе элемента И 11 формируется импульс, который устанавливает триггер 2 в сос тояние "О", первый импульс с выхода генератора 15 импульсов проходит ие- . рез элементы И 7 и 12 и устанавливает

66 6 триггер 6 в состояние "1", при этом разрешающий сигнал с "1" выхода триг- гера 6 поступает на входы элементов И

24 и 26. Сигнал с "0" выхода триггера

6 поступает на вход накопителя (сигнал разрешения ЧТЕНИЯ) и на вход блока 27 управления. Импульсы обращения с выхода блока управления поступают на вход накопителя, в котором происходит чтение информации по адресу, который с выхода счетчика 22 проходит через элементы И 26 и элементы ИЛИ

16 на адресные шины накопителя. Счи", танная информация проходит через элементы И 24 и записывается в выходной регистр 20;

Импульс обращения проходит через . элемент И 9, элемент 18 задержки и . .. устанавливает триггеры 4 и 6 в "0".

Если во время чтения пришел сигнал

ЗАПИСЬ, то триггер 5 не установится в

"1", так.как элемент И 14 закрыт сигналом с выхода "0" триггера 6. Аналогично во время записи сигналом с вы". хода "0" триггера 5 закрыт элемент И

12.

При поочередной пода че си гналов

ЗАПИСЬ, ЧТЕНИЕ триггер 2 работает в счетном режиме и имульсы с выхода элементов И 7 и 8 поочередно поступают на входы элементов И 12 и 14.

Введение элементов позволяет повысить быстродействие при асинхронном обращении к накопителю, что особенно важно при обработке в реальном времени, а также при вводе информации с

НМЛ в ЭВМ.

7 93256 дам элементов И четвертой группы, одни входы которых подключены к информационным выходам счетчика адресов считывания, блок управления, вы-. ход которого подключен к первому уп- S равляющему входу накопителя, генератор импульсов, о т л и ч а ю щ е ес я тем, что, с целью повышения . быстродействия устройства, оно содержит триггеры, элементы задержки и элементы И, первые входы первого и второго элементов И подключены к выхо— ду генератора импульсов, вторые входы первого и второго элементов И подключены к соответствующим выходам перво- го триггера, первый вход которого под ключен к. выходу генератора импульсов, а второй и третий входы соответственно к выходам третьего и четвертого элементов И первые входы которых N подключены к первым выходам соответственно второго и третьего триггеров, первые входы которых являются соответствующими управляющими входами устройства, вторые входы третьего и четвер- 2S того элемента И подключены к вторым выходам соответственно второго и третьего триггеров, первые входы пятого и шестого элементов И подключены к выходу блока управления, первый . щ вход которого подключен к первому вы" ходу четвертого триггера, к первому входу седьмого элемента И и к второму управляющему входу накопителя, второй вход блока управления подключен к первому выходу пятого триггера, к первому входу восьмого элемента И и к третьему управляющему входу накопителя, второй выход четвертого триггера подключен к второму входу шестого элемента И, к другим входам элементов И первой и третьей группы и к счетному входу счетчика адреса записи, второй выход пятого триггера подключен к второму входу пятого эле- мента И, к другим входам элементов И второй и четвертой групп и к счетному входу счетчика адреса считывания, выход шестого элемента И подключен к входу первого элемента задержки, выход которого подключен к второму входу второго триггера и к первому входу

t четвертого триггера, выход пятого элемента И.подключен к входу второго элемента задержки, выход которого подключен к второму входу третьего триггера и к первому входу пятого триггера, вторые входы седьмого и восьмого элементов И подключены к выходам соответственно первого и второго элементов И, третьи входы седьмого и восьмого элементов И подключены к пер» вым выходам соответственно третьего и второго триггеров, а выходы седьмого и восьмого элементов И подключены к вторым входам соответственно пятого и четвертого триггеров.

Источники информации, принятые во внимание при экспертизе

1. Патент ФРГ N 1774623, кл.. G 11 В 5/02, опублик. 1971 °

2. Авторское свидетельство СССР

И 378832, кл. G 06 F 3/04, 1970.

3. Авторское свидетельство СССР

N 515154, кл. С 11 С 9/00, 1975 (прототип).

932566

Составитель В.Гордонова

Редактор Н.Гришанова Техред М.Тепер Корректор 1О,Макаренко

Заказ 3793/73 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,Ж-35, Раушская наб.,д.4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4