Устройство микропроцессорной связи

Устройство микропроцессорной связи

Иллюстрации

Показать все

Реферат

 

Союз Советскни

Соцналнстнческнк

Республик

O ll H С А Н И Е >934466

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. саид-ву (22)Заявлено 04,03.8} (2l) 3247123/18-24 (5l)M. Кл.

С 06 Р 3/04 с присоеаинениент заявки М

Государственный комитет

СССР (23) П риоритет ао делам нзооретеинй н открытий

Опубликовано 07.06.82. Бюллетень М 21 (53) удК 681 3 (088. 8) Дата опубликования описания 07.06.82

С. Л. Буслович, Я. Я. Вентиньш, П. О. Видениекс, В. ф. Кочубей, С. Е. Скоринко и Я. A. Чаупалсю (72) Авторы изобретения.Ф

Рижское производственное объединение ВЭф им. ВГ.,:, И1. уп, т (7l ) Заявитель

С54) УСТРО"СТВО МИКРОПРОЦЕССОРНО" СВЯЗИ

Изобретение относится к вычислительной технике, в частности к средствам микропроцессорного управления, и может найти применение в системах управления сбора и обработки информации и измерительных системах.

Известно устройство, содержащее коммутаторы, триггеры, формирователи и регистр f1 ).

Недостаток данного устройствабольшой объем оборудования, Наиболее близким к предлагаемому по технической сущности является устройство, содержащее регистр состояний, первый коммутатор, двунаправленный коммутатор, три триггера, три формирователя сигнала, семь элементов И и элемент задержки 52).

Недостаток известного устройстванизкая эффективность и надежность при организации обмена.

Цель изобретения - повышение коэффициента использования оборудования и его надежности, 2

Поставленная цель достигается тем что в устройство микропроцессорной связи, содержащее первый коммутатор, группа входов которого соединена с первой группой входов устройства, 5 группа выходов которого соединена с выходами первого коммутатора, двунаправленный коммутатор, соединенный. двусторонними связями с шиной данных

10 микропроцессора и общей шиной, регистр состояний, группа входов которого соединена со второй группой входов устройства, три триггера, три формирователя сигнала, семь элементов И и

15. элемент задержки, выход которого соединен с первым входом первого триггера, выходы первого и второго формирователей сигнала соединены соответственно с первым и вторым выходами устройства, выходы первого, второго, третьего и четвертого элементов И соединены соответственно с третьим, чет вертым, пятым и шестым выходами устройства, введены два кбммутатора, 93446б ф счетчик, пять элементов ИЛИ и три эле мента И, причем, первый вход устройства соединен со входом первого коммутатора и первыми входами двунаправленного коммутатора и первого, второго, третьего и четвертого элементов

И, второй вход устройства соединен со вторым входом первого триггера и первыми входами второго триггера и регистра состояний, первый выход которого соединен со вторыми входами первого и второго элементов И, третьи входы которых соединены со вторым выходом регистра состояний, третий и четвертый выходы которого соединены со вторыми входами соответственно третьего и четвертого элементов И,.третий вход устройства соединен со входом первого формирователя сигнала и первым входом первого элемента ИЛИ, выход которого соединен со входом элемента задержки, четвертый вход устройства соединен со вторыми входами двунаправленного коммутатора и первого элемента ИЛИ, пятый вход устройства соединен со вторым входсм регистра состояний и через второй формирователь сигнала - с пер. вым входом третьего триггера, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с седьмым выходом устройства, шестой вход которого соединен со вторым входом второго триггера, выход которого соединен со входом восьмого элемента И, седьмой вход устройства через восьмой элемент И соединен со вторым входом второго элемента ИЛИ, выходы первого коммутатора соединены со входами второго и третьего коммутаторов, выход второго коммутатора соединен с первыми входами пятого, шестого и седьмого элементов И, выходы которых соединены с восьмым, девятым и десятым выходами устройства соответственно, первый, второй и третий выходы третьего коммутатора соединены соответственно с первыми входами девятого и десятого элементов И и входом второго коммутатора, выходы первого и второго элементов

И через третий элемент ИЛИ соединены со входом четвертого элемента ИЛИ и вторым входом пятого элемента И, выходы третьего и четвертого элементов И через пятый элемент ИЛИ соединены со вторыми входами шестого и седьмого элементов И и входом четвер. того элемента ИЛИ, выход которого

Внешнее устройство 29 обмена данными представляет собой ячейки памя ти (ОЗУ, ПЗУ, ППЗУ и т. д.) или порты считывания или записи информации из внешних устройств ввода-вывода и обоо значает функциональное объединение памяти и портов.

Предлагаемое устройство работает следующим образом.

В первом машинном такте микропроцессор выставляет на коммутаторе 2 адрес очередной команды.

S

t5 го

Э5 соединен с первым входом счетчика и через последовательно соединенные девятый элемент И и третий формирователь сигнала — с третьим входом второго элемента ИЛИ, восьмой вход устройства соединен со вторым входом десятого элемента И, выход которого через счетчик соединен со вторым входом третьего триггера и третьим входом десятого элемента И, выход первого формирователя сигнала соединен с третьим входом седьмого элемента И.

На чертеже приведена блок-схема устройства.

Устройство содержит регистр 1 состояний, коммутаторы 2-4, двунаправленный коммутатор 5, счетчик 6, триггеры 7-9, элементы ИЛИ 10-14, элементы И 1 -24, элемент 2 задержки, формирователи 2б-28 сигнала и внешнее устройство 29.

Коммутатор 2 предусмотрен для разделения и сопряжения внутренней шины магистрали микропроцессора с внешней магисталью, а также для формирования уровней и фронтов адресных сигналов.

Кроме того, коммутатор используют для отключения устройства от общей магистрали в случае передачи ее другому ведущему модулю в режиме работы многопроцессорной системы.

Двунаправленный коммутатор 5 используют для сопряжения шин данных микропроцессора с общей магистралью.

Регистр 1 предусмотрен для фиксации байта слова состояния микропроцессора.

На регистре 1 микропроцессор выставляет код слова состояния.

Это слово является байтом состояния микропроцессора, который определяет тип машинного цикла, к выполнению которого микропроцессор приступает в данный момент, Типы машинных циклов процессора могут быть: запись или считывание из памяти, обращение

5 934466 6 к стековой памяти, запись или считы- выставляются выбранные данные котоФ вание внешних устройств ввода-вывода, рые поступают на коммутатор 5. разрешение прерывания и разрешение Формирование сигнала задержанной останова. Биты состояния микропроцес- готовности происходит в случае если

1 сора с выхода регистра 1 поступают 3 коммутатор 4 после дешифрации постуна входы элементов И 15-18, в кото- пающего íà его вход адреса опредерых формируются магистральные коман- ляет, что этот адрес входит в группу ды чтения или записи. Имеется четыре медленно действующих устройств. В типа магистральных команд: запись ин- этом случае активизируется выход формации в устройство ввода-вывода, 1о коммутатора 4, сигнал с которого позапись информации в устройство памя- ступает на вход элемента И 24. Через ти, считывание информации из устройст- открытый элемент И 24 импульсы прохова ввода-вывода, считывание информа- дят на счетчик 6, который начинает ции из устройства памяти, при помощи отсчет. После отсчета того числа имкоторых устройство посредством маги-. 13 пульсов, на которое счетчик 6 запрострали обращается к другим модулям граммирован, на его выходе возникает

ы е сигнал готовности, который поступает

Взаимодействие микропроцессора с на вход запрета элемента И 24 и на одной стороны и общей магистрали ин- вход триггера 9. В результате эапретерактивное. При обращении к внешне- 0 та элемента И 24 прекращается подача му устройству 29 микропроцессор в лю- импульсов на вход счетчика 6, который бом случае ожидает ответную реакцию - останавливается в этом фиксированном этого устройства: готовность. положении. Для синхронизации с внешСигнал общей готовности формиру- ними синхроимпульсами на другой вход ется следующим образом. триггера 9 подаются магистральные синПосле возникновения одной из ко- хроимпульсы. Сигнал задержанной готовманд обращения активизируется один ности поступает на элемент ИЛИ 11 и из входов ИЛИ 12 и 14, элемент 12 далее на вход готовности микропрофункционально группирует команды за- цессора. писи, а элемент 14 — команды чтения. формирование готовности от команды

Обе группы объединяются далее на записи происходит следующим образом, входах элемента ИЛИ 13 и с его выхо- Команды записи функционально объда поступают на элемент И 23. На дру- единяются в элементе ИЛИ 14 и через гой его вход с коммутатора 4 поступа- элемент ИЛИ 13 поступают на вход элеет разрешающий сигнал для адресных мента И 23 и на вход элемента И 24 ° г б рупп быстродеиствующих внешних уст- В зависимости от того какой иэ вы3S

Г

У роиств. Сформированный таким образом ходов коммутатора 4 активизируется, сигнал с элемента И 23 поступает че- подобным образом, как при считыварез формирователь 28 на элемент ИЛИ 11 нии, формируется сигнал опережающей и с его выхода на выход устройства. или задержанной готовности.

Од овременно сигнал чтения поступает

О н ао

Основные команды записи во внешна элемент ИЛИ 10 и далее через эле- нее устройство 29 обмена данными в конъюнкции с разрешающим сигналом

Одновременно происходит формирова- коммутатора 3 формируются в элеменние команды для чтения информации с те И 20. внешнего устройства обмена данными. Через элемент И 21 дополнительная

Для этой цели с: выхода элемента ИЛИ 14 команда записи в конъюнкции с сигнакоманда чтения поступает на вход эле- лом коммутатора 3 поступает на вход мента И 19, а с выхода коммутатора 3 внешнего устройства 29. Сигнал чтепоступает разрешающий сигнал. Если в ния проходит через элемент ИЛИ 10

У коммутаторе 4 внешние адреса определя- элемент 25 и поступает на вход тригются по его быстродействию, то в ком- гера 7, который переключается и сбрамутаторе 3 происходит формирование сывает регистр 1 в исходное состоясигнала разрешения для определенного ние, следовательно, кончается основ- . адреса, или массива адресов подмно- ная команда записи. В результате дейжеств групп быстродействия. При сов- 33 ствия элемента 25 между задними фронпадении этих сигналов на выходе эле- тами основной команды записи и дополмента И 19 появляется команда чтения нительной команды записи образуется и на выходе внешнего устройства 29 сдвиг по времени Т . Это необходимо

7 934466 8

55 для устранения эффекта переходного " процесса, который вызывается в шинах данных задним фронтом основной команды записи в случае совпадения с задним фронтом дополнительной команды записи. Эти переходные процессы могут быть фиксированы в ячейке памяти или регистра вывода внешнего устройства обмена данными и вызвать запись искаженной информации. Специ©ическим режимом задержанной готовности является работа микропроцессора в шаговом режиме.

Для перехода на шаговой режим на вход устройства поступает активный сигнал, который снимает запрет с элемента И 22. На другой его вход поступает сигнал с выхода триггера 8, который активизируется передним Фронтом синхроимпульса в начале каждого машинного цикла. Активный сигнал с выхода триггера 8 через открытый элемент И 22 поступает на вход запрета элемента ИЛИ 11, в результате чего последний закрывается и блокирует поступление сигналов готовности внешнеro устройства. Переход процессора к выполнению следующего машинного цикла осуществляется при подаче сигнала разрешения на триггер 8. По переднему фронту этого сигнала триггер 8 устанавливается в положение, при котором на его выходе устанавли" вается сигнал, закрывающий элемент

И 22, Вследствие этого снимается запрет с элемента ИЛИ 11 и сигналы готовности с других входов этого weмента проходят на седьмой выход устройства. Возврат триггера 8 в положение блокировки следующего шага происходит по переднему фронту синхроимпульса последующего машинного цикла, на котором микропроцессор переходит в состояние ожидания.

Для выхода из шагового режима необходимо снять активный сигнал со входа устройства и тем самым подать запрет на вход элемента И 22.

Таким образом, предлагаемое устройство позволяет повысить эффектив. ность обмена микропроцессора с магистралью при больших скоростях его работы и надежность за счет компенсации задержки распространения сигналов. формула изобретения

Устройство микропроцессорной связи, содержащее первый коммутатор, группа входов которого соединена с

15 о

35 первой группой входов устройства, группа выходов которого соединена с выходами первого коммутатора, двунаправленный коммутатор, соединенный двусторонними связями с шиной данных микропроцессора и общей шиной, регистр состояний, группа входов которого соединена со второй группой входов устройства, три триггера, три формирователя сигнала, семь элементов И и элемент задержки, выход которого соединен с первым входом первого триггера, выходы первого и второго формирователей сигнала соединены соответственно с первым и вторым выходами устройства, выходы первого, второго, третьего и четвертого элементов И соединены соответственно с третьим, четвертым, пятым и шестым выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения коэффициента использования оборудования и его надежности, в него введены два коммутатора, счетчик, пять элементов

ИЛИ и три элемента И, причем первый вход устройства соединен со входом первого коммутатора и первыми входами двунаправленного коммутатора и первого, второго, третьего и четвертого элементов И, второй вход устройства соединен со вторым входом первого триггера и первыми входами второго триггера и регистра состояний, первый выход которого соединен со вторыми входами первого и второго элементов И, третьи входы которых соединены со вторым выходом регистра состояний, третий и четвертый выходы которого соединены со вторыми входами соответственно третьего и четвертого элементов И, третий вход устройства соединен со входом первого формирователя сигнала и первым входом первого элемента ИЛИ, выход которого соедйнен со входом элемента задержки, четвертый вход устройства соединен со вторыми входами двунаправленного коммутатора и первого элемента ИЛИ, пятый вход устройства соединен со вторым входом регистра состояний и через второй формирователь сигнала — с первым входом третьего триггера, выход которого соединен с первым входом второго элемента ИЛИ, выход последнего соединен с седьмым выходом устройства, шестой вход которого соединен со вторым входом второго-триггера, выход последнего соединен со входом восьмого элемента И, седьмой вход устройст9344

ВНИИПИ Заказ 3937/45 - Тираж 731 Подписное филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

9 ва через восьмой элемент И соединен со вторым входом второго элемента ИЛИ, выходы первого коммутатора соединены со входами второго и третьего коммутаторов, выход второго коммутатора соединен с первыми входами пятого, шестого и седьмого элементов И, выходы которых соединены с восьмым, девятым и десятым выходами устройства соответственно, первый, второй и третий tÎ выходы третьего коммутатора соединены соответственно с первыми входами девятого и десятого элементов И и входом второго коммутатора, выходы первого и второго элементов И через тре- ts тий элемент ИЛИ соединены со входом четвертого элемента ИЛИ и вторым входом пятого элемента И, выходы третьего и четвертого элементов И через пятый элемент ИЛИ соединены со вторыми zg входами шестого и седьмого элементов

66 10

И и входом четвертого элемента ИЛИ, выход которого соединен с первым входом счетчика и через последовательно соединенные -девятый элемент И и третий формирователь сигнала - с третьим входом второго элемента ИЛИ, восьмой вход устройства соединен со вторым входом десятого элемента И, выход которого через счетчик соединен со вторым входом третьего триггера и . третьим входом десятого элемента И, выход первого формирователя сигнала соединен с третьим входом седьмого элемента И.

Источники информации, принятые во внимание при экспертизе l. Патент ClllA k" 4090248, кл. 364-900, опублик. 1978.

2. Авторское свидетельство СССР 734657, кл. Г 06 F 3/04, 1978 (прототип) .