Многофазный импульсный стабилизатор постоянного напряжения

Многофазный импульсный стабилизатор постоянного напряжения

Иллюстрации

Показать все

Реферат

 

Союз Советсиин

Социалиетичесиин

Республик

ОП ИСАКИИ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<в 935914 (SE ) Дополнительное к авт. свид-ву (22) Заявлено 28. 11.80 {21) 3009235/24 07 (51) М. Кл.

G 05 Р 1/56 с присоединением заявки И

1ееударстмнный кеинтет

СССР

as делан нзееретеннй н втеритнй (23) Приоритет

Опубликовано 15.06.82. Бюллетень М 22

Дата опубликования описания )7.06.82 (5З) ЙК621.316 .722. 1 (088. 8) {72) Автор изобретания

Ю. М. Любченко

1 . (71) Заявитель (54) МНОГОФАЗНЫЙ ИМПУЛЬСНЫЙ СТАБИЛИЗАТОР

ПОСТОЯННСГО НАПРЯЖЕНИЯ

Изобретение относится к электротехнике, к устройствам стабилизации постоянного напряжения и может быть использовано в системах электропитания повышенной надежности.

Известен многозвенный импульсный стабилизатор постоянного напряжения, в котором силовая часть устройства разделена на ряд одинаковых звеньев и, с целью уменьшения пульсаций выходного напряжения, коммутация ключей каждого звена осуществляется с временным сдвигом j1).

Известно устройство,. содержащее силовую часть и блок управления. Силовая часть состоит из нескольких параллельно соединенных ключевых преобразовате-льных ячеек (звеньев, модулей), выполненных по схеме однотактного импульсного стабилизатора постоянного напряжения. Коммутация ключей каждой после-, дующей ячейки по отношению к прщця дущей осуществляется со временным

2 сдвигом )" 1, где Т - период коммутация .. ключей при И исправных ячейках.

Выполнение силовой части по модульному принципу иэ ряда взаимозаменяемых ячеек позволяет введением функционально избыточных ячеек повысить безотказность силовой части стабилизатора при относительно малой кратности резервирования.

Высокая ремонтопригодность силовой части стабилизатора обеспечивается. заменой отказавшей преобразовательной ячейки на исправную P2).

Недостаток устройства состоит в относительно низких уровнях безотказности и ремонтопригодности стабилизатора в целом.

Наиболее близким техническим решением к изобретению является устройство, содержащее силовую часть и блок управления. Силовая часть содержит четыре параллельно соединенные ключевые преобразовательные ячейки, каждая из которых содержит блок ключевых траизис торов и 4{+ -фильтры. Блок управления йЗИ914 содержит для каждой из ячеек широтно- импульсные модуляторы, предусилители, измерительные устройства, генераторы тактовых импульсов и распределитель импульсов. Ключевая преобразовательная ячейка выполнена по схеме однотактного . понижающего импульсного стабилизатора постоянного напряжения. Управление ключевыми транзисторами компенсационного, типа обеспечивается широтно-импульсi ным модулятором с предусилителем и измерительным устройством. Сдвиг по времени в коммутации транзисторов осуществляется распределителем импульсов, выполненном на основе ЗК триггеров как регистр-распределитель 131.

Недостаток устройства состоит в относительно низких уровнях безотказности и ремонтопригодности стабилизатора в целом, что связано с централизованным N

Рлоком управления. Блок управления не выполним по модульнОму принципу из-за применяемых в таких устройствах распределителей тактовых импульсов, схемы которых не допускают их деления на отдельные ячейки в силу жестких связей между элементами. Это не позволяет выполнить стабилизатор из отдельных модулей, каждый из которых бы включал как элементы силовой части, так и эле- зО менты блока управления. Данное обстоятельство является причиной противоречия между высокой безотказностью и ремонтопригодностью силовой части и

Относительно низких уровней безотказности и ремонтопригодности блока управ.— ления, а значит и стабилизатора:в целом.

Целью изобретения является повышение безотказности и ремонтопригодности 4О многофазного импульсного стабилизатора постоянного напряжения.

Поставленйая цель достигается тем, что в мйогофазном импульсном стабилизаторе постоянного напряжения, содержащим силовой блок, включающий в себя параллельно -соединенных ключевых пре< образовательных ячеек, каждая < из которых содержит блок ключевых транзисторов и 4CX} -фильтр, и блок управле50 ния, содержащий широтно-импульсные модуляторы, выходами подключенные ко входам соответствующих преобразовательных ячеек, а входами подключенные к выходам соответствующих предусилителей, измерительные блоки, входами под55 ключенные к выходным выводам стабилизатора, а выходами ко входам. соответствующих предусилителей, генераторы тактовых импульсов по числу преобразовательных ячеек, подключенные ко входам распределителя тактовых импульсов, выходы которого подключены к каждому из предусилителей. Распределитель тактовых импульсов выполнен из, Vt распределитель» ных ячеек, каждая 7 из которых содержит логическую схему И, ln -2 логических схем ЗАПРЕТ, логическую схему ИЛИ, триггер, линию задержки, схему логического расширителя, датчик сигнала запрета, датчик сигнала разрешения, при этом датчики подключены к дросселю LCI)— фильтра 4 преобразовательной ячейки непосредственно или через согласующийтрансформатор, один из входов схемы И соединен с генератором тактовых импульсов, а выход связан с широтно-импульсным модулятором 1 -ой преобразовательной ячейки и через линию задержки и первый вход триггера с другим входом схемы И, второй вход триггера через схему ИЛИ соединен с выходами схем ЗАПРЕТ и с выходом датчика сигнала разрешения 1 -1 распределительной ячейки, сигнальный вход каждой 3-ой из И -2 схем ЗАПРЕТ соединен с выходом датчика сигнала разрешения < -j-1 распределительной ячейки, а ее вход запрета- с выходами датчиков сигнала запрета с 1 -1-ой до g -) -1-ой распределительных ячеек непосредственно или через схему логического расширителя. Причем датчик сигнала запрета содержит триггер начальной установки, выход которого является выходом датчика, логическую схему НЕ, последовательно соединенные входной двухполупериодный вьшрямитель i и схему нормирования сигнала, один из выходов которой соединен с первым из входов триггера начальной установки непосредственно, а другой — со вторым входом триггера датчика через схему HE.

Кроме того, датчик сигнала разрешения содержит последовательно соединенные входной однополупериодный выпрямитель, выходом подключейный ко входу схема нормирования сигнала и формирователь коротких импульсов, выход которого является выходом датчика, а вход подключен к выходу схемы нормирования сигнала.

На фиг. 1 представлена принципиальная электрическая схема стабилизатора для четырех ключевых преобразовательных ячеек; на фиг. 2 — принципиальная электрическая схема распределителя тактовых импульсов.

Стабилизатор содержит силовую часть и блок управления. Силовая часть вы5 935 полнена из четырех параллельно-соединенных преобразовательных ячеек. Ячейка состоит из блока ключевых транзисторов 1 (2 — 4 — для блоков ключевых транзисторов второй, третьей, четвертой ячеек, соответственно), ЬС?)-фильтра с линейным дросселем 5 (6 — 8 - для второй и последующих ячеек соответственно) блоком обратных диодов 9 (10 — 12— для второй и последующих ячеек соответ- 1 ственно), блоком конденсаторов 13 (1416). Блок управления содержит широтноимпульсные модуляторы 17 (18 — 20— для второй и последующих ячеек соответственно), предусилители 21 (22 — 24— для второй и последующих ячеек), измерительные устройства 25 (26 — 28— для второй и последующих ячеек соответственно), генераторы тактовых импульсов

29 (30 — 32 — для второй и последую- 20 щих ячеек соответственно), распределитель тактовых импульсов 33. Распределитель 33 выполнен из четырех распределительных ячеек — 34 для первой преобразовательной ячейки, 35 — 37 — для второй и последующих преобразователь ных ячеек соответственно. Каждая -рас тределительная ячейка (фиг. 2 ) содер1 кит логическую схему И 37 — для пер юй, 38 — 40 — для последующих ячеек, 30 ,две логические схемы ЗАПРЕТ 41 (42—

44) и 45 (46 — 48), логическую схему

ИЛИ 49 (50 — 52), триггер 53 (54—

56), линию задержки 57 (58 — 60), схему логического расширителя 61 (62 «gg

64), датчик сигнала запрета 65 (66—

68), датчик сигнала разрешения 69 (7072), согласующий трансформатор 73 (74 — 76) с тремя обмотками —, первичной 77 и двумя вторичными — 78 и 79 що (цифровые обозначения обмоток трансформаторов 74 — 76 на фиг. 3 не указаны).

Датчик сигнала запрета 65 (66 - 68) (на фиг. 3 раскрыт только датчик 65) . содержит, например, входной двухполупе- <> риодный.выпрямитель 80, схему нормирования сигнала 81, логическую схему

НЕ 82 .и триггер начальной установки

83. Датчик сигнала разрешения 69 (7072) (на фиг. 2 раскрыт только датчик

69) содержит, например, входной однополупериодный выпрямитель 84, схему нормирования сигнала 85, формирователь коротких импульсов 86. Зажим 87 - 90входы распределительных ячеек, зажимы

91» 94 - их выходы, а зажимы 95— . 55

° 98 — входы распределительных ячеек.

К зажимам 87 — 90 подключены генераторы тактовых импульсов 29 — 32

914 б соответственно. К зажимам 91 — 94широтно-импульсные модуляторы 17—

20. Зажим 87 (88 — 90) соединен с одним из входов схемы И 37 (38 - 40), а зажим 91 (92 — 94) — с выходом соответствующей схемы И и через линию задержки 57 (58 —.60) и первый вход триггера 53 (54 — 56) с другим входом схемы И 37 (38 — 40). Зажимы

О 95 — 98 согласующих трансформаторов подсоединены к обмоткам дросселей 5-8 соответственно. К вторичным обмоткам трансформатора 73 (74 — 76) подключены датчик сигнала запрета 65 (66 - 68)

S и датчик сигнала разрешения 69 (7072). Выход датчика сигнала запрета 65 первой ячейки подключен к входу запрета схемы ЗАПРЕТ 42 через логический расширитель 62 к входу запрета схемы

ЗАПРЕТ 46 второй ячейки и через расширитель 63 к входу запрета схемы

ЗАПРЕТ 47 третьей ячейки выход датчика 66 второй ячейки подключен к

1входам запрета схемы ЗАПРЕТ 43 через расширитель 63 — схемы ЗАПРЕТ 47 третьей ячейки и через расширитель 64схемы ЗАПРЕТ 48 четвертой. Соответственно датчик 67 третьей ячейки подключен к входам запрета схемы ЗАПРЕТ

44,. через расширитель 64 — схемы

ЗАПРЕТ 48 четвертой ячейки и через расширитель 61 — схемы ЗАПРЕТ первой ячейки, а датчик 68 четвертой ячейки подключен к входам запрета схемы ЗАПРЕТ

41, через расширитель 61 - схемы ЗАПРЕТ 45 первой ячейки и через расширитель 62 — схемы ЗАПРЕТ 46 второй ячейки. Выход датчика сигнала разрешения

69 первой ячейки подключен. к схеме

ИЛИ 50 второй ячейки и к сигнальным входам схем ЗАПРЕТ 43 третьей ячейки и 48 четвертой. Выход датчика 70 вто- . рой ячейки подключен к схеме ИЛИ 51 третьей ячейки и к сигнальным входам

I схем ЗАПРЕТ 44 четвертой ячейки и 45 первой. Соответственно выход датчика 71 третьей ячейки подключен к схеме ИЛИ 52 четвертой ячейки и к сигнальным входам схем ЗАПРЕТ 41. первой и 46 второй ячеек, а датчик 72 четвертой ячейкик схеме ИЛИ 49 первой ячейки и сигнальным входам схем ЗАПРЕТ 42 второй и 47 третьей ячейки. Выходы схем

ЗАПРЕТ ячейки через схему ИЛИ 49 (50 - 52) и второй вход триггера 53

- (54 - 56) соединены с другим входом схемы.И 37 (38-- 40). Генераторы 29—

32- работают синхронно, йричем отказ лю14 8 датчика 41, которое существует в течение всего периода исправной работы ячейки. Импульс положительной полярности. с обмотки 79 через однополупериодный выпрямитель 84 и схему нормализации 85 поступает на вход формирователя коротких импульсов 86. Короткий импульс формирователя 86 поступает на вход схемы ИЛИ 5О второй ячейки и сигнальные входы схем ЗА.:ПРЕТ 43 третьей ячейки и 48 четвертой. Так как на входах запрета схем

ЗАПРЕТ 43 и 48 существует напряжение логической единицы, то выходное состояние схем ЗАПРЕТ не меняется.

Импульс напряжения, поступивший на вход схемы ИЛИ 50, вызывает появление импульса на ее выходе, который переводит триггер 54 второй ячейки в

«единичное состояние.

Через время И на входы схем И

37 — 40 поступают очередные, вторые импульсы генераторов 29 — 32.

Так как напряжение логической единицы имеется только на втором входе схемы И 38 второй ячейки, то импульс генераторов поступает только на широтно-импульсный модулятор 18 второй ячейки. Транзисторы блока 2 второй ячейки открываются. На обмотке линейного дросселя 6 появляется напряжение. Единичный сигнал датчика сигнала запрета 66 не меняется. Короткий импульс, сформированный датчиком 70, поступает на схему ИЛИ 51 третьей ячейки и на сигнальные входы схемы

ЗАПРЕТ 44 четвертой и 95 первой ячеек, но так как на входах запрета схем ЗАПРЕТ имеется сигнал, то нулевой уровень напряжения на выходах схем

ЗАПРЕТ не меняется. Сигнал, поступившии с выхода датчика 70 на вход схемы

ИЛИ 63, переводит триггер 55 третьей ячейки в единичное состояние.

7. 9359 бого из них не влияет на синхронную работу других генераторов.

Работа устройства рассматривается в режиме запуска и работы стабилизатора.с исправными ячейками и в.режиме 3 работы стабилизатора при отказе одной . или нескольких преобразовательных ячеек.

В режиме запуска устройство работает следующим образом.

B исходном состоянии ключевые тран- Ю зисторы блоков 1 - 4 закрыты, ток че. рез линейные дроссели 5 - 8 не протекает, напряжение на их обмотках отсутствует. Напряжение на выходах датчиков сигнала запрета 65 — 68 и датчиков сиг-15 нала разрешения 69 - 72 равно напряжению логического нуля. Один из триггеров

53 — 56, например триггер 53 первой ячейки, через .установочный вход переводится в состояНие,,когда на его выходе 20 устанавливается напряжение логической единицы, на выходах триггеров 54 — 56 устанавливается напряжение логического нуля. Триггер 83 датчика 65 и соответствующие триггеры датчиков 66 — 68 че-2$ рез установочные входы переводятся в состояние, когда на их выходах устанавливается напряжение логической единицы, в силу чего на входах запрета всех схем

ЗАПРЕТ появляется напряжение логичес- ЗО кой единицы. На выходах схем ЗАПРЕТ и соединенных с ними через схемы ИЛИ

49 - 52 входах триггеров 53 — 56 устанавливается нацряжение логического нуля. При подаче напряжения на генера- 35 торы тактовых импульсов, последние начинают генерировать синхронизированные . импульсы. Импульсы одновременно поступают на вход схем И 37 — 40. На выходе схемы И 37 первой ячейки появля- 4о ется импульс напряжения единичного уровня, поступающий на широтно-импульс° ный модулятор 17 первой ячейки для открытия транзисторов блока l. После прохождения импульса сигналом обратной 4g связи через линию задержки 57 триггер

53 переводится и нулевое состояние.

Транзисторы блока 1 открываются, и ток источника протекает по цепи плюс источника - эмиттер-коллектор транзисто- уо ров блока 1 - линейный дроссель.5 фильтра — нагрузка — минус источника.

На обмотке дросселя. 5 появляется напряжение положительной полярности. Напряжение обмотки 78 трансформатора 77 выпрямляется двухполуцериодным выпрямителем 80 и через схему нормализации

81 поступает на прямой вход триггера

83, подтверждая единичное состояние

Через период времени Т)И после начала второго импульса на входы схем И поступает третий импульс. Так как напряжение логической единицы существует только на втором входе схемы И 39 третьей ячейки, то тактовый импульс поступает только на широтно-импульсный модулятор 19 третьей ячейки. На обмотке линейного дросселя 7 появляется напряжение. Датчик 7 1 переводит триггер

56 четвертой ячейки в единичное состояние. Четвертый импульс поступает только на широтно-импульсный модулятор 20 четвертой ячейки, а пятый — на модуля9 038914 1О тор 17 первой ячейки. Далее весь цикл Данная схема может. быть рас при исправной, работе ячеек повторяется. ранена на 6 ячеек многофазного ст

Отказ ячейки, например короткое за- лизатора постоянного-напряжения.

° мыкание, вызывает срабатывание сред- этом меняется число схем; ЗАПРЕ ств.защиты (например, плавких предохра- 5 каждой распределительной ячейки,. нителей) и отключение поврежденной ячей- ное в общем случае р -2, и число ки. При отказе типа "обрыв преобразо- логических. расширителей. вательная ячейка также отключается. Предложенная схема .обеспечива

При отказе дной или нескольких пре» ботоспособность устройства при от образовательных ячеек устройство рабо- 10 всех за исключением двух ячеек э тает следующим образом. Предположим, . этом провал выходного напряжения что произошел отказ второй ячейки. Тог- ключаются. Частота работы ключей да на обмотке линейного дросселя 6 на- ки при отказе < ячеек увеличиваетс пряжение отсутствует, что вызывает становится равной 3 /(р4 где — ч и исчезновение сигнала с входа схемы HE !5 та работы ключей при и исправных датчика 66 и перевод его триггера в ек. нулевое состояние выходным единичным Эффект от использования <@pena сигналом схемы НЕ. Напряжение на вы- ного устройства оценивается повыш ходе датчика сигнала запрета 66 прини- безотказности и ремонтопригодности мает нулевое значение. Сигнал, поступа- 20 Действительно, децентрализация бл ющий на вход запрета схемы ЗАПРЕТ 43 управления, что достигается-выполи и сигналы с входов схемы расширителей нием распределителя из отдельных

63 и 64, снимаются. ек, позволяет выполнять весь стаб

° Выходной импульс датчика сигнала затор на модульном принципе, приче разрешения 69 первой ячейки, сформиро- 2$ модуль включает как преобразоват ванный после включения транзисторов ячейку, так и ячейку блока управле блока 1, поступает на сигнальный вход При этом повышение безотказности схемы ЗАПРЕТ 43 третьей ячейки и вы- ройства достигается введением фу зывает появление импульса на выходе нально избыточных модулей. Предв схемы ИЛИ 51, который переводит триг- З0 тельные расчеты показывают, что б гер 55 в единичное состояние. казность стабилизатора может быть

Следующий тактовый импульс поступа- личена до любого требуемого уровня ет на вход широтно-импульсного модулято- Улучшение ремонтопригодности ра 19 третьей ячейки и вместо транзис- отказе элементов силовой части или торов отказавшей второй ячейки, таким блока управления объясняется воэмо образом, откроются транзисторы блока 3. ностью ремонта стабилизатора заме

Следовательно, вторая ячейка выводится неисправного модуля при работающе из работы. Далее весь цикл, работы повто- стабилизаторе. Предварительные рас ряется. показывают что в емя восстано

Формула изобретения дам стабилизатора, а выходами — к вхо40

При отказе еще одной ячейки, например третьей, сигнал эапоета датчика 67 третьей ячейки снимается с входа схемы ЗАПРЕТ 44 четвертой ячейки и с входа схем расширителей 64 и 61. Тог-, да сигнал датчика 69, формируемый при открытии блока транзисторов первой ячейки, поступает на вход схемы

ЗАПРЕТ 48 четвертой ячейки, а так как с входа запрета этой схемы сигналы датчиков 66 и 67 сняты, то на выходе сх

М мы ЗАПРЕТ 48, а значит и на выходе схемы ИЛИ 52 появляется импульс, переводящий триггер 56 в единичное состояние. Следующий тактовый импульс, следовательно, поступает на вход широтно-импульсного модулятора 20 четвертой ячейки. Далее цикл работы повторяется. прост» абиПри

Т в, рав åM ет p& каэе . при исячейя и астоячеоженением ока ячеилиМ ельную ния. Т» нкцно» ариезотувеIlPH жной м четы

В р вления стабилизатора может быть сокращено в

10-15 раз.

1. Многофазный импульсный стабилизатор постоянного напряжения, содержащий силовой блок, включающий в себя И параллельно соединенных ключевых преобразовательных ячеек, каждая 1 из которых содержит блок ключевых транзисторов и liC3фильтр и блок управления, содержащий широтно-импульсные модуляторы, выходами подключенные к входам соответствующих преобразовательных ячеек, а входами подключенные к. выходам соответствующих: предусилителей, измерительные блоки, входами подключенные к выходным выво11 0369 дам соответствующих предусилителей, генераторы тактовых импульсов по числу преобразовательных ячеек, подключенные, к входам распределителя тактовых импуль. сов, выходы которого подключены к каждо-5 му из предусилителей, о т л и ч а ю— шийся тем, что, с целью повышения безотказности и ремонтопригодности ста-. билизатора, распределитель тактовых импульсов выполнен из И распределительных ячеек, каждая ) из которых содержит логическую схему И, -2 логических схем ЗАПРЕТ, логическую схему ИЛИ, триггер, линию задержки, схему логического расширителя, датчик сигнала запрета, датчик сигнала разрешения, нри этом датчики подключены к дросселю СО -фильтра л преобразовательной ячейки непосредственно или через согласующий трансформатор, один из входов схемы 20

И соединен с генератором тактовых импульсов, а выход связан с широтно-импульсным модулятором 1-той преобразо йтельной ячейки и через линию задержки и первый вход триггера — с другим И входом схемы И, второй вход триггера через схему ИЛИ соединен с выходами схем ЗАПРЕТ и с выходом датчика сигнала разрешения -1 распределительной ячейки, сигнальный вход каж4ой j -ой gg из Ю-2 схем ЗАПРЕТ соединен с выходом датчика сигнала разрешения < -) -1 распределительной ячейки, а ее вход запрета с выходами датчиков сигнала запрета с и Ъ

4 --1 до 1 — - ) --1 распределительных ячеек

35 непосредственно или ч ерез схеМу логического расширителя.

2. Стабилизатор по п. 1, о т л и ч а— ю шийся тем, что датчик сигнала

14 12 запрета содержит триггер начальной установки, выход которого является выходом. датчика, логическую схему НЕ, последовательно соединенные входной двухполунериодный выпрямитель и схему нормирования сигнала, один из выходов которой соединен с первым из входов, триггера начальной установки непосредственно, а другой - с вторым входом триггера датчика через схему HE.

3. Стабилизатор по п. l, о т л и— ч а ю шийся тем, что датчик сигнала разрешения содержит последовательно соединенные входной однополупериодный выпрямитель, выходом подключенный к входу схемы нормирования сигнала, и формирователь коротких импульсов, выход которого является выходом датчика, а вход подключен к выходу схемы нормирования сигнала.

Источники информации принятые во внимание при экспертизе

l. Авторское свидетельство СССР № .327462, кл. G 05 F 1/56, 1972.

2. Юрченко А. И. и др. Многофазный импульсный стабилизатор постоянного напряжения. Электронная техника в автоматике. Под ред. Ю. И. Конева.

М., Советское радио", 1978, вып. 10, рис. l с. 109, рис. 2 с. 111.

3. Юрченко А. И. Многофазный им- . пульсный стабилизатор постоянного напряжения на высоковольтных транзисторах. Электронная 6зхника в автоматике.

Под. ред. Ю. И. Конева. М., "Советское радио", 1977, вып. 9, рис. l, с. 57, рис. 2 с. 59.