Синхронное устройство управления

Синхронное устройство управления

Иллюстрации

Показать все

Реферат

 

Союз Советские

Социалистические

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Х АВТОРСХОМУ СВИДЕТЕЛЬСТВУ

<1 935957 (6! ) ???????????????????????????? ?? ??????. ????????-???? (22) ???????????????? 28. 03.80 (21) 2921408>

{23)Приоритет (5t)M. Кл.

0 36 " 9/00

9вударетаеиыа комитет. СССР ао делам мзабретеимй и открнтк!!

Опублмковаио 15. 06 82 ° Бюллетень Фв 22

Дата опубликования описания 16.06.82 (53) УДК 681. .Зг (088.8)(72) Авторы изобремния

В.Э. Петров, Ю.В. Любатов, Е.ф. Тощева и А.Э. Петров

Э ! !

I (71) Заявитель (54) СИНХРОННОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано при построении помехоустойчивых вычислительных устройств.

Известно вычислительное устройство последовательного действия, содержащее входные и выходные шины, триггеры памяти и комбинационные цепи (1).

Наиболее близким к изобретению является синхронное вычислительное устройство, содержащее блок формирования состояний и выходных сигналов, имеющий внешние три входные и выходные шины, три внутренних установочных входа, три внутренних установочных выхода, три триггера памяти, информационные входы которых соединены с соответствующими установочными выходами, а информационные выходы - с соответствующими установочными входами блока формирования состояний и выходных сигналов, цепь синхронизации, соединяющую синхронизирующие вхо" ды первого, второго и третьего триггеров памяти (2).

Недостатком известного устройства является низкая устойчивость к сбоям триггеров памяти.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, что в известное синхронное уст" ройство управления, содержащее nep" вый, второй и третий триггеры памяти и блок формирования состояний и выходных сигналов, состоящий из первого элемента И, первый вход которого соединен с входом элемента

НЕ, с первым входом второго элемента И и с входной шиной устройства, второй вход первого элемента И сое® динен со вторым входом третьего эле" мента И и с информационным выходом первого триггера памяти, а выход с пефвым входом первого элемента

ИЛИ, второй вход которого соединен r

3 935957 информационным выходом второго триггера памяти, а выход — с информационным входом второго триггера памяти, выход элемента НЕ соединен с первым входом третьего элемента

И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен со вторым входом второго элемента И и с информационным выходом третьего триггера памяти, а выход второго элемента ИЛИ соединен с информационным входом третьего триггера памяти, выход второго элемента И соединен с выходной шиной устройства, информационный вход первого триггера памяти соединенс шиной нулевого потенциала,: а входы установки в единицу первого, второго и третьего триггеров памяти соединены с синхронизирующим входом устройства, введены третий, четвертый и пятый элементы ИЛИ и дешифратор состояний, содержащий в себе элемент HE и первый и второй элементы И, причем первый вход первого элемента И дешифратора состояний соединен с входом элемента НЕ дешифратора состояний и с входной шиной устройства, второй вход — с первым входом второго элемента И дешифратора состояний и с информационным выходом первого триггера памяти, а выход — с первым входом третьего элемента ИЛИ, второй вход которого соединен с первым входом пятого, элемента ИЛИ, с входом установки в единицу и с информационным выходом второго триггера памяти, а выход — с входом установки B ноль третьего триггера памяти, выход элемента НЕ дешифратора состояний соединен со вторым входвм второго элемента И дешифратора состояний, выход которого соединен с первым входом четвертого элемента ИЛИ, вто- . рой вход которого соединен со вторым входом пятого элемента ИЛИ, с входом установки в единицу и с информационным выходом третьего триггера памяти, а выход — с входом установки в ноль второго триггера памяти, выход пятого элемента ИЛИ соединен с входом установки в ноль первого триггера памяти.

На фиг. 1 приведена блок-схема устройства; на фиг. 2 - таблица истинности; на фиг. 3 - граф переходов.

35 ео ф5

Синхронное устройство управления содержит блок формирования состояний и выходных сигналов, состоящий из первого элемента И 1, второго элемента И 2, третьего элемента И 3, элемента НЕ 4, первого элемента

ИЛИ 5 и второго элемента ИЛИ 6, дешифратор состояний, состоящий из первого элемента И 7, второго элемента И 8 и элемента НЕ 9, первый триггер 10 памяти, второй триггер

11 памяти, третий триггер 12 памяти, третий элемент ИЛИ 13, четвертый элемент ИЛИ 14, пятый элемент ИЛИ

15, информационный вход 16, информационный выход 17 и синхронизирующий вход 18, причем первый вход первого элемента И 1, соединен с входом элемента НЕ 4, с первым входом второго элемента И 2 и с входной шиной устройства 16, второй вход первого weмента И 1, соединен со вторым входом третьего элемента И 3 и с информационным выходом первого триггера 10 памяти, а выход — с первым входом первого элемента ИЛИ 5, второй вход которого соединен с информационным выходом второго триггера 11 памяt ти, а выход — с информационным входом второго триггера 11 памяти, выход

1 элемента HE 4 соединен с первым входом третьего элемента И 3, выход которого соединен с первым входом второго элемента ИЛИ 6, второй вход которого соединен со вторым входом второго. элемента И 2 и с информационным выходом третьего триггера 12 памяти, а выход второго элемента ИЛИ 6 соединен с информационным входом третьего триггера 12 памяти, выход второго элемента И 2 соединен с выходной шиной устройства 11, информационный вход первого триггера 10 памяти соединен с шиной нулевого потенциала, первый вход первого элемента И 7 дешифратора состояний соединен с входом элемента НЕ 9 дешифратора состояний и с входной шиной устройства

16, второй вход — с первым входом второго элемента И 8 дешифратора состояний и с информационным выходом первого триггера 10 памяти, а выход— с первым входом третьего элемента

ИЛИ 13, второй вход которого соединен с первым входом пятого элемента

ИЛИ 15, с входом установки в "1" и с информационным выходом второго триггера 11 памяти, а выход — с входом

935957 установки в "0" третьего триггера

12 памяти, выход элемента НЕ 9 дешифратора состояний соединен со вторым входом второго элемента И 8 дешифратора состояний, выход которого 5 соединен с первым входом четвертого элемента ИЛИ 14, второй вход котороl o соединен со вторым входом пятого элемента ИЛИ 5, с входом установки . в "1" и с информационным выходом третьего триггера 12 памяти, а выход с входом установки в "0" второго триггера 11 памяти, выход пятого элемента ИЛИ 15 соединен с входом установки в "0" первого триггера

10 памяти.

Работа устройства происходит в соответствии с графом переходов.

Состояние информационных выходов . A,Âè С триггеров памяти записаны в вершины. графа, ребра помечены значениями входного сигнала Р

При поступлении синхронизирующих сигналов на вход 18, устройство из начального состояния "100" в зависимости от сигнала на входе 16 переходит в состояния "010" или "001" и сохраняет его до конца работы. Сигнал на выходе 17 повторяет сигнал на входе 16, если устройство пере- 30 ходит в состояние "001". B противном случае сигнал на выходе 17 не изменяется и равен "0".

20

Используя таблицу истинности, запи-З5 шем уравнения установочных входов

RS-триггеров 10- 12 памяти

R = 80+BD+CD+C0 = В+С;

So =0

В,1 = AD+CD+CD = AD+C; 11

5 =80+BD=B;

Р,(= А0+BD+B0 = 10+В;

S = С0 Со = С. !

Полученные выражения определяют

45 построение дешифратора состояний и подключение входов элементов ИЛИ

13 — ИЛИ 15. Каждый выход дешифратора состояний, соответствующий данному набору сигналов на информационных выходах триггеров 10-12 памяти

50 и информационном входе устройства на

i-том такте работы, через соответствующие элементы ИЛИ 13 — ИЛИ 15 cBRзан с входами установки в нулевое или единичное состояние тех триггеров 5 памяти, состояние которых на (i+1)-м такте работы не изменяется и остается соответственно нулевым или единичным.

Ср.изнивая предлагаемое устройство с известным можно отметить, что надежность предлагаемого. устройства существенно выше, так как на каждом такте работы по установочным входам принудительно фиксируется значительная часть выходных сигналов с информационных выходов триггеров памяти, что отсутствует в известном устройстве.

Поэтому вероятность сбоя триггеров памяти в предлагаемом устройстве существенно меньше и определяется вероятностью сбоя только тех триггеров, которые на данном такте работы принудительно не фиксируются.

Формула изобретения

Синхронное устройство управления, содержащее первый, второй и третий триггеры памяти и блок формирования состояний и выходных сигналов, состоящий из первого элемента И, первый вход которого соединен с входом элемента НЕ, с первым входом второго элемента И и с входной шиной состояний устройства, второй вход первого элемента И соединен со вторым входом третьего элемента И и с информационным выходом первого триггера памяти, а выход — с первым входом первого элемента ИЛИ, второй вход которого соединен с информационным выходом второго триггера памяти, а выход — с информационным входом второго триггера памяти, выход элемента НЕ соединен с первым входом треI тьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен со вторым входом второго элемента И и с информационным выходом третьего триггера памяти, а выход второго элемента ИЛИ соединен с информационным входом третьего триггера памяти, выход второго элемента

И соединен с выходной шиной устройства, информационный вход первого триггера памяти соединен с шиной нулевого потенциала, а входы установки в единицу первого, второго и третьего триггеров памяти соединены с синхронизирующим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены третии, четвертый и пятый элементы ИЛИ и де7 9359 шифратор состояний, содержащий элемент НЕ и первый и второй элементы

И, причем первый вход первого элемента И дешифратора состояний соединен с входом элемента НЕ дешифратора сос- 5 тояний и с входной шиной состояний устройства, второй вход первого элемента И дешифратора состояний соединен с первым входом второго элемента И дешифратора состояний и с информацион-, о ным выходом первого триггера памяти, а выход - с первым входом третьего элемента ИЛИ, второй вход которого соединен с первым входом пятого элемента ИЛИ, с входом установки в единицу и с информационным выходом второго -триггера памяти, а выход - с входом установки в ноль третьего триггера памяти, выход элемента НЕ дешифратора состояний соединен со о вторым входом второго элемента И

57 -8 дешифратора состояний, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен со вторым входом пятого элемента ИЛИ, с входом установки в единицу и с информационным выходом третьего триггера памяти, а выход - с входом установки в ноль второго триггера памяти, выход пятого элемента ИЛИ соединен с входом установки в ноль первого триггера памяти, Источники информации, принятые во внимание при экспертизе

1. Будинский Я.И. Логические цепи в цифровой технике. "Связь", М, 1977, с. 298, рис. 6.148.

2. Пухальский Г.И. Логическое проектирование цифровых устройств радиотехнических систем. Л., ЛГУ, 1976, с. 148, рис. 4.2.1 (прототип). . yn

935957

Фиг. Г ес

Заказ 213/52 Тираж 731

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва; Ж-35, Раушская наб., д. 4/5

Подписное

Филиал Il П Патент, г. Ужгород, ул. Проектная, Составитель В. Гусев

Редактор Т. Парфенова Техред К.Иыцьо Корректор И. Иуска