Микропрограммное устройство управления

Микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

 

Союз Советскик

Социаиистическии

Ресиубиик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<п>935958

{6! ) Дояолнительиое к авт. свид-ву (22)Заявлено 23.07.80 (2l) 2<62062>

G 06 F g/22

9кударставаим6 кеквтат

CCCP ае делам взобретавнй и апуытв» (53) УЙК 68l.

° 325(088.8) Опубликовано 15. 06. 82. Бюллетень М 22

Дата опубликования описания 16.06.82

{72) Авторы изобретения

С.Л. Лобачев и И.И. Пеленович (7l) Заявитель (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано в качестве устройства управления цифровых вычислительных машин (ЦВМ).

Известно микропрограммное устройство управления, содержащее блок памяти микропрограмм, адресный регистр, регистр микрокоманд, дешифраторы, линии задержки и логические

ФО схемы. Устройство вырабатывает набор сигналов (микроопераций) управляющих работой различных блоков и устройств ЦВМ fl ).

Недостаток известного устройства

1 состоит в том, что оно обладает низкой надежностью.

Наиболее близким к изобретению по технической сущности и достигае20 мому результату является микропрограммное устройство с контролем переходов, содержащее блок памяти микропрограмм, адресный регистр, регистр микрокоманды, схему сравнения, регистр сдвига и блок управления P2).

Однако у этого устройства низкая надежность.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, что в микропрограммное устройство управления, содержащее блок памяти, регистр микрокоманд, схему сравнения и распределитель управляющих сигналов, причем группа выходов блока памяти соединена ic группой входов регистра микрокоманд, первая группа информационных выходов которого соединена с первой группой входов схемы сравнения, вторая группа информационных выходов регистра микрокоманд соединена с первой группой входов регистра адреса, группа выходов которого соединена с группой адресных входов блока памяти, первый вход регистра адреса соединен с первым выходом распределителя управ3 9359 ляющих сигналов, введены узел фикса ции состояния блока памяти и элемент НЕ, причем выход регистра адре. са через элемент НЕ соединен с входом узла фиксации состояния блока 5 памяти, группа входов которого соединена с группой выходов блока памяти, выход узла фиксации состояния блока памяти соединен с входом регистра микрокоманд, второй выход рас- 1о пределителя управляющих сигналов сое динен с входом разрешения записи блока памяти, выход регистра микрокоманд соединен с входом схемы сравнения, выход которой соединен с 35 первым входом распределителя управляющих каналов, второй, третий и четвертый входы которого являются соответственно входом запуска, Вхо дом останова и входом начальной ус- 20 тановки устройства, вторая группа входов регистра адреса является группой входов начального адреса устройства, вход регистра адреса является входом записи начально- 25

ro адреса устройства, группа выходов регистра микрокоманд является группой информационных выходов устройства, вторая группа входов схемы сравнения соединена с группой инфор- 5В мационных входов устройства, выход регистра микрокоманд соединен с входом схемы сравнения.

Кроме того, узел фиксации состоя; ния блока памяти содержит два элемента 5И-ИЛИ-НЕ, элемент 4И-ИЛИ-НЕ и элемент НЕ, причем группа входов узла соединена с соответствующими входами элементов 5И-ИЛИ-НЕ, выходы которых соединены с входами элемента

4И-ИЛИ-НЕ, выход которого соединен с входами элементов 5И-МЛИ-НЕ и через элемент НЕ соединен со своими входами, вход узла соединен с входами элемента 4И-ИЛИ-НЕ-, выход элемента НЕ соединен с выходом .узла.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 структурная схема узла фиксации состояния блока памяти; на фиг. 3— структурная схема распределителя уп-. равляющих сигналов.

Устройство содержит регистр 1 адреса; блок 2 памяти; регистр 3 микрокоманд; элемент НЕ 4; узел 55

5 фиксации состояния блока памяти; схему 6 сравнения; группу информационных входов 7 устройства; группу информационных выходов 8 устройства; вход 9 узла фиксации состояния блока памяти, группу входов 10 узла фиксации состояния блока памяти; выход

11 узла фиксации состояния блока памяти; вход 12 записи начального адреса устройства; группу входов 13 начального адреса устройства; вход

14 запуска устройства, вход 15 остановки устройства; вход 16 начальной установки устройства; вход 17 распределителя управляющих сигналов. Узел фиксации содержит: элемент

18 5И-ИЛИ-НЕ; элемент 19 4И-ИЛИ-НЕ; элемент 20 НЕ, элемент 21 5И-ИЛИ-НЕ.

Распределитель содержит триггеры

22-24.

Устройство работает следующим образом.

В исходном состоянии информация на выходе регистра 1, блока 2 и регистра 3 отсутствует, при этом выход 11 блока 5 имеет значение логического нуля. Наличие уровня логического нуля на выходе регистра 3 обуславливает наличие уровня логического нуля на входе схемы 6. Кроме того, в исходном состоянии отсутствуют, т.е. имеют значения логического нуля, следующие входы и выходы: 18, 19 12, 13, 14, 15 и 16. В подобном состоянии микропрограммное устройство управления находится после завершения процесса начальной установки.

Работа микропрограммного устройства управления начинается с установления на входах 13 начального адреса микропрограммы и подачи на вход 12 уровня логической единицы.

Таким образом производится занесение начального адреса в регистр 1. Затем на вход 14 подается сигнал запуска устройства. По этому сигналу триггер

24 в блоке 7 переходит в состояние логической единицы, и при наличии на входе 17 блока 7 уровня логического нуля (это условие готовности. микропрограммного устройства управления к чтению следующей микрокоманды) переводит триггер 23 блока 7 в состояние логической "1". Введение второго триггера обеспечивает наличие высокого уровня на выходе 19 блока 7. Этот уровень, поступая на вход блока 2, вызывает начало процесса чтения микрокоманды по адресу, находящемуся на группе входов блока

5 93

2. Информация в блоке 2 находится в парафазном коде. После завершения процесса чтения информации из блока 2 его соседние выходы должны принять обратные значения. Эта ситуация (чри условии наличия на выходе регистра 1 уровня логического нуля) определяется блоком 5, и на входе

11 устанавливается уровень логической единицы. Этим уровнем регистру

3 разрешается прием кода с его группы входов, и после приема кода в регистр 3 на его выходе формируется уровень логической единицы, которым разрешается схема сравнения 6 производить процесс сравнения групп входов 7 и 8. Также к этому моменту времени на второй группе выходов регистра 3 находится адрес следующей. микрокоманды, а на первой группе выходов этого регистра появляются коды микроопераций, указывающие на действия, которые необходимо произвести в управляемом устройстве.

Группа входов 7, соединенная с входа-2 ми схемы 6 после завершения процесса исполнения микрокоманды, должна принять состояние аналогичное состоянию выходов 8. Это следует из организации работы асинхронных блоков 36 управляемого устройства. Поясним это более подробно.

5958 6

Известны устройства, имеющие управляющий вход, предназначенный для запуска данного устройства (сигнал

"Запрос" ) и управляющий выход (сигнал "Ответ" ), предназначенный для фиксации окончания переходных процессов в устройстве. По сочетанию состояния управляющих входов (С1) и управляющих выходов (Q) таких устройств возможно определить завер" шены ли переходные процессы в уст" ройстве по следующему правилу

О+1Э= 0 - переходные процессы в устройстве завершены;О Ь 0 - переходные процессы в устройстве не завершены.

Схема 6 проводит этот анализ. Процесс сравнения завершается формированием на выходе схемы 6 уровня логической единицы, который, поступая на вход 17 блока 7, вызывает сначала сброс триггера 23 этого блока и, как следствие, перевод выхода 19 в состояние логического нуля, а затем взведение триггера 22 в состояние логической, единицы и установление

SO

SS на выходе 18 уровня логической единицы. Срабатывание триггеров 22 и

23 блока 7 вызывает два процесса, протекающих параллельно. Первый связан со сбросом;триггера 23 и переходом выхода 19 блока 7 в состояние логического нуля. Это состояние на входе блока 2 вызывает переход выходов этого блока в состояние когда все вьходы равны "1" или "0". При" мер схемы блока 5, приведенной на фиг. 2, рассчитан на то, что при наличии на выходе 19 блока 7 состояния логического нуля, на группе выходов блока 2 находится состояние, соответствующее всем логическим единицам..

После установления этого состояния на выходах блока 2, блок 5 производит анализ состояния входа 9. Состояние этого входа определяется завер

l шением или незавершением второго процесса, связанного с переходом триггера 22 блока 7 в состояние логи" ческой единицы и наличием этого состояния на входе регистра 1. Ноз- . никновение на входе регистра 1, уровHR логической единицЫ вызывает процесс приема нового адреса микрокоманды с входов 13 в регистр 1. Этот процесс завершается переходом выхода регистра 1 в состояние логической единицы. Логическая единица, поступая через элемент НЕ 4, вызывает установление уровня логического нуля на входе 9 блока 5 при условии установления на входах 10 этого блока всех единиц и приводит к формированию на выходе 11 блока

5 состояния логического нуля, которое, поступая на вход регистра 3, вызывает переход выхода этого регистра в состояние логического нуля.

Это состояние выхода регистра 3, поступая на вход схемы сравнения 6, приводит к переходу ее выхода в состояние логического нуля. Уровень логического нуля; поступая в блок

7, 1вызывает переход триггера 22 в состояние логического нуля, а затем взводит триггер 23 блока 7. При этом вновь возникает сигнал .чтения из. блока 2, и параллельно нулевой уровень на выходе 18 приводит к установлению на выходе регистра 1 состояния логического нуля, и, как следствие этого, на входе 9 блока 5 формируется уровень логической единицы. Далее происходит чтение из

9359

35 блока 2 и повторяется вся рассмот . ренная последовательность действий.

Микропрограмма исполняется циклически до возникновения на входе 15 блока 7 уровня логической единицы. 5

При .этом нвобходимо,. чтобы вход 14 имел нулевое состояние. Состояние логической единицы на входе 15 блока 7 вызывает сброс триггера 24, что в свою очередь, приводит к блокировке сигнала чтения из блока 2, и после исполнения очередной микрокоманды происходит остановка устройства.

Чтобы снова запустить работу устройства необходимо подать сигнал запуска на вход 14, при этом происходит пуск по адресу, хранящемуся в регистре 1.

Применение изобретения позволяет организовать работу устройства на 2О реальных задержках элементов, из которых оно состоит, что, в свою очередь, позволяет избежать параметрических отказов, т.е. отказов, вызванных увеличением задержек элементов сверх максимальных.

Формула изобретения

1. Микропрограммное устройство управления, содержащее блок памяти, регистр адреса, регистр микрокоманд, схему сравнения и распределитель управляющих сигналов, причем группа выходов блошка памяти соединена с группой входов регистра мик-. рокоманд, первая группа информационных выходов которого соединена с первой группой входсв схемы сравнения, вторая группа информационных выходов регистра микрокоманд соединена с первой группой .;входов регистра адреса, группа выходов которого соединена с группой адресных входов блока памяти, первый вход регистра адреса соединен с .первым выходом распределителя уп,равляющих сигналов, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, устройство содержит узел фиксации состояния блока памяти и элемент HE npu58 8 чем выход регистра адреса через элемент НЕ соединен с входом узла фиксации состояния блока памяти, группа входов которого соединена с группой выходов блока памяти, выход узла фиксации состояния блока памяти соединен с входом регистра микрокоманд, второй выход распределителя управляющих сигналов соединен с входом разрешения записи блока памяти, выход регистра микрокоманд соединен с входом схемы сравнения, выход которой соединен с первым входом распределителя управляющих сигналов, второй, третий и четвертый входы которого являются соответственно входом запуска, входом останова и входом начальной установки устройства, вторая группа входов регистра адреса является группой входов начального адреса устройства, вход регистра адреса является входом записи начального адреса устройства, группа выходов регистра микрокоманд.является группой информационных выходов устройства, вторая группа входов схемы сравнения соединена с группой информационных входов устройства, выход регистра микрокоманд соединен с входом схемы сравнения.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что узел фиксации состояния блока памяти содержит два элемента 5И-ИЛИ-НЕ, элемент 4И-ИЛИ-НЕ и элемент НЕ, причем группа входов узла соединена с соответствующими входами элементов

5И-ИЛИ-НЕ, выходы которых соединены с входами элемента 4И-ИЛИ-НЕ, выход которого соединен с входами элементов 5И-ИЛИ-HE и через элемент НЕ соединен со своими входами, вход узла соединен с входами элемента

4И-ИЛИ-НЕ, выход элемента НЕ соединен с выходом узла.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 467351, кл. G 06 F 9/22 1975.

2. Авторское свидетельство СССР

711573, кл. G 06 F 9/22, 1977 (прототип).