Цифровой регулятор

Цифровой регулятор

Иллюстрации

Показать все

Реферат

 

Г. Л. Баранов и В. Л. Баранов

1 с л °

Ф ;".

Институт электродинамики АН Украинской GCP (72) Авторы изобретения (7! ) Заявитель (54) ЦИФРОВОЙ РЕГУЛЯТОР

Изобретение относится к автоматике и может быть использовано в системах управления различными динамическими объектами, например. в системах автоматического регулирования технологическими процессами на электростанциях.

Известен цифровой регулятор, содержащий три регистра, соединенные с сумматором, блок настройки, соединенный с одним из регистров, блок знака, соединенный первым входом с первой входной шиной устройства и выходом - с входом сумматора, запоминающее устройство, подключенное к одному из регистров, блок команд, соединенный со всеми блоками устройства (1) .

Недостатками такого цифрового регулятора являются его относительная сложность, низкое быстродействие и ограниченные функциональные возможности.

Наиболее близким к изобретению по технической сущности является цифровой регулятор, содержащий первый, второй, третий и четвертый регистры, сумматор, выход которого подключен к входу первого регистра, блок настройки, блок зна» ка, первый вход которого подключен к первому входу регулятора, блок синхро низации, первый выход которого подклю

5 чен к второму входу блока знака, третий вход которого соединен с выходом сумматора, первый блок дополнительного кода, выход и первый вход которого подключены соответственно к первому входу сумматора и к первому выходу блока знака, второй блок дополнительного кода, первый вход которого подключен к второму выходу блока знака,, триггер, первый вход которого подключен к второму выходу . блока синхронизации, первый элемент И, выход и первый вход которого подключены соответственно к второму входу первого блока дополнительного кода и к пряю мому выходу триггера, второй элемент И, выход и первый вход которого подключены соответственно к второму входу триг гера и к третьему выходу блока синхро низации, элемент задержки, вход и выход

958285 ф которого подключены соответственно к выходу первого регистра и к второму входу второго блока дополнительного кода, первый коммутатор, выход и первый вход которого подключены соответственно к второму входу сумматора и к четвертому выходу блока синхронизации, второй коммутатор, выход, первый, второй и третий входы которого подключены соотг ветственно к второму входу первого коммутаторе, к выходу первого регистра, к выходу элемента задержки и к пятому выходу блока синхронизации, третий коммутатор, выход, первый и второй входы которого подключены соответственно к входу второго регистра, к выходу третЬего регистра и к шестому выходу бло ка синхронизации, и четвертый коммута тор, выход, первый и второй входы которого подключены соответственно к входу четвертого регистра, к выходу четвертого регистра и к седьмому выходу блока синхронизации t 2)

Недостаток известного регулятора заключается в ограниченных функционалт ных возможностях, поскольку он реализует интегродифференциалъные законы регулирования первого порядка.

Бель изобретения - расширение функциональных возможностей цифрового регулятора, заключающихся в реализации интегро-дифференциальных законов регулирования более высокого порядка.

Постжленная цель достигается тем, что в него введены пятый и шестой регистры, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый коммутаторы, распределитель импульсов, первая и вторая группы элементов И, причем выход второго регист» ра соединен с первым входом пятого коммутатора, выход и второй вход которого подключены соответственно к входу трЬтьего регистра и к выходу шестого коммутатора, первый вход которого соединен с первым входом седьмого ком мутатора и с вторым входом регулятора, выход питого регистра подключен к первому входу восьмого коммутатора и к второму входу седьмого коммутатора, а вход к выходу седьмого коммутатора, третий вход которого соединен с вторыми входами шестого и восьмого .коммутато-

pos H c BocbMhIM sbIRoQoM блока cRHxpo» низации, выход восьмого коммутатора подключен к третьему входу третьего коммутатора, выход которого соединен с вторым входом второго элемента И, 5

35 ю

SS выход второго блока дополнительнс гь кода подключен к третьему входу шесто

rc коммутатора, к первому входу девятого коммутатора и к первым входам первой группы элементов И, выходы которых соединены с первой группой выходов регулятора, выход четвертого регистра подключен K первому входу десятого коммутатора, выход и второй вход которого соединены соответственно с выходом шестого регистра и с седьмым выходом блока синхронизации, выход шестого регистра подключен к третьему входу восьмого коммутатора, к второму входу девитого коммутатора и к третьему входу . десятого коммутатора, третий вход чеч вертого коммутатора подключен к выходу девятого коммутатора, третий вход которого соединен с входом распределителя импульсов, с третьим входом пятого коммутатора и с четвертым выходом блока синхронизации, второй выход блока знака подключен к первым входам второй группы элементов И, выходы которых соединены с второй группой выходов регулятора, первый и второй выходы распределителя импульсов подключены к вторым входам соответственно первой и второй группы элементов И, первый выход блока настрой» ки подключен к первым входам одиннадцатого и двенадцатого коммутаторов, а второй выход - к вторым входам одиннадцатого и двенадцатого коммутаторов, выход одиннадцатого коммутатора подключен к второму входу первого элемента И и к первому входу блока настройки, второй вход которого соединен с выходом двенадцатого коммутатора, девятъN выход блока синхронизации подключен к третьим входам одиннадцатого и двенадцатого коммутаторов.

Такое техническое решение цифрового регулятора позволяет реализовать множествоо интегро-дифференциальных законов регулирования от первого до 4 -го IIopIIIIка °

На фиг. 1 изображена блок»схема цифрового регулятора, на фиг. 2 - блок-схема блока знака и блока синхронизации.

Багровой регулятор содержит первый, второй, третий, четвертый, пятый и шестой регистры 1 - 6, сумматор 7, блок 8 настройки, блок 9 знака, блок 10 синхронизации, первый 11 и второй 12 блоки дополнительного кода, триггер 13, первый и второй элементы И 14 и 15, элемент 16 задержки, распределитель 17 импульсов, первый коммутатор 18, вто» рой коммутатор 19, третий коммутатор

938

Ха„ (Е 44е

Х 1 = р „ е (1) 30

tl eå,(P), Е= е (3) 5

20, четвертый коммутатор 21, пятый коммутатор 22, шестой коммутатор 23, седьмой коммутатор 24, восьмой коммутатор 25, девятый коммутатор 26, десятый коммутатор 27, одиннадцатый ком-: s мутатор 28, двенадцатый коммутатор 29, нерву О и вторую группы элементов И 30 и 31, первую и вторую группы выходов

32 и«33, первый и второй вход 34 и 35.

Блок 8 настроек содержит седьмой и 10 восьмой регистры 36 и 37.

Блок 9 знака (фиг. 2) содержит девятый, десятый и одиннадцатый регистры 38, 39 и 40, тринадцатый, четырнадцатый и пятнадцатый коммутаторы 41, 11

42 и 43, второй распределитель 44 им» пульсов, элемент 45 неравнозначности, вход 46, выходы 47 и 48.

Блок 10 синхронизации (фиг. 2) содержит генератор 49 тактовых сигналов, 20 первый делитель 50 частоты, второй элемент 51 задержки, счетчик 52, вто-рой делитель 53 частоты, второй триггер 54, дешифратор 55 и выходы 56-63.

Устройство работает следующим об- 25 разом.

Е1ифровой регулятор реализует в цифровой форме передаточную функшпо И -ой степени вида где / (р) — передаточная функция C --го звена интегро-дифференциального преоб» разования, реализуемого из И звеньев.

Каждое с звено с интегро-дифференциальным преобразованием 1Х/р(Р) цифровой регулятор реализует согласно рекуррентному соотношению (2) ."g,1=AeXe1 „+В Хe,i „+С Х 1 0 где Ye - и (. - значения выходноя

i1 %,М величины для Ь -ro звена интегро-дифференциального преобразования на 1 -м и (i.-1) -м шагах вычислений с оответственн о,. 4

Х ф 1 и Х, д <. < — Значения ВхОднОЙ величины для 5 -го звена интегро-дифференциального преобразования на 1 -м и (1 - 1)-м шагах вычислений соответственно;

255 6

Ар,Ре р, Cp - постоянные коэффипиенты, от значений которых зависит вид реа лизуемого интегро-днфференпиального преобразования ФЕ (Р) согласно таблицы. заданное интегро- дйфференпиальное, преобразование высокого порядка пред ставляется согласно (1) в виде произведения Vt элементарных интегро-диффеОенпнальных звеньев Ир(P), для каждого из которых производят предварительный расчет постоянных коэффициентов Ae, Be

Ср по формулам таблицы, где К - коэффициент усиления, Т, Те и Т постоянные времени, шаг последовательного преобразования входной величины в выходную, который выбирается иэ условий заданной точности регулирования.

Все звенья интегро-дифференциального преобразования на каждом шаге вычислений обрабатываются последовательно с первого до последнего. Входной величиной для каждого Г звена интегро-дифференциального преобразования, кроме первого,; является выходная величина предыдущего (» 1 звена, т. е.

6=2,ь,...,и.

> еифровой регулятор оперирует с двоичными переменными, для к оторых соотношение (2} принимает следующий вид:

=,Е 2 "4 Х ..+В (..+С )(ее;-» е ему e""е,1 -ее ce ея), (4) где Уе 1 .е - двоичная переменная 1-раза I

Ряда Величины. УЕ „- „, )(Е „„и Х а я двоичные переменные 1 -разрядов величин Х „ и 1(„соответственно, е1- количество звеньев (вида И0 (P согласно TBGJIHgbI входящих в интегродифференциальное преобразование), равное количеству разрядов представления двоичных кодов переменных.

0

938255

Процолжение таблицы

„В -Т(-a) — ь-т(ц р)) 1

l < т„

КТ вЂ” — (3-ь) — Ц-B)

КТ

КТ

Yü %+т)

К(Тр+ 4 ) ХТ - ) 2.т

„-т р+

Tg Р

2Т1-й

-К

2т

Т Р+1

К Т РФ1 и (Та 27Т ) l<((t-iy p) / Кт

2ТТ цифровой регулятор работает циклическим образом, выполняя последователь- но интегро-дифференциальное преобраэова И .ние над двоичным кодом входного сигнала согласно выражению (4).

В конце i - 1 шага вычислений в регистре сдвига 1 на и-1 разряд, который дополняется элементом 16 задержки до зо

-разрядов, содержится g -разредный двоичный код входной величины У,; 1 вычисленной на jj -1 шаге. В регистре

36 сдвига блока 8 настройки емкостью

В 3 (}1 1) слоев, каждое из которых содержит двоичных разрядов, записаны последовательно двоичные коды коэффициентов А, В, С, где Е 1, 2,...,И1, обозначает порядковый номер авена интегро-дифференциального преобразования, 4Е

В регистре 37 сдвига блока 8 настройки емкостью в три слова, по И разрядов каждое, записаны двоичные коды коефф мциентов А>, В,„, С,,„последнего по порядку и го звена интегро-дифференщнип наго преобразовании.

В регистре 4 сдвига емкостью s,è -1 слово, по И разрядов каждое, содержат ся двоичные коды абсолютных значений величин звеньев интегро-дифференциаж ного преобразования с первого по И-1, вычисленные на предыдущем 1- 1м шаге вычислений. В регистре 6 сдвига.емкостью в одно cnoso на;И разрез содержится выходная величина последнего. В ч о з звена интегро дифференциального преобразования.

Регистр 2 сдвига на и-1 разряд и регистр 3 сдвига на 2 и разрядов обес-%(т Х г е q é+ т т, ц-ь) печивают в процессе вычислений хранение двоичных кодов Хд 1 Уд 1 g t Х .

В регистре 5 сдвига на И разрядов хранится абсолютное значение входной величины Х „ интегро-.дифференциального вычислителя предыдущего шага вычислений, знак которой хранится в блоке 9 знака.

Каждый шаг вычислений начинается в момент генерации на восьмом выходе блока 10 синхронизации управляющего сигнала длительностью в И тактов, ко тарый переключает коммутаторы 23, 24 и 25. Одновременно на шестом выходе блока 10 синхронизации вырабатывается управляющий сигнал длительностью 2 и тактов, действующий на коммутатор 20, а на четвертом выходе блока 10 синхронизации вырабатывается управляющий сигнал, длительностью И тактов, действующий на коммутаторы 18, 22 и 26.

На девятом выходе блока 10 синхронизации в это время формируется управ лиющий сигнал длительностью в 3 так» тов, который переключает коммутаторы

28 и 29.

Вход 35 подключается коммутаторами 23 и 22 к входу регистра 3 сдвига и коммутатором 24 к входу регистра 5 сдвига, выход которого коммутаторами

20 и 25 подключается к входу регистр ра 2 сдвига. Двоичный код абсолютной величины входного сигнала íà q -м шаге вычислений, поступающий последователт но во времени, начиная с младших разрядов, по входу 35, записывается эа и, тактов в регистр 3 сдвига, емкость ко9 9382 торого составляет 2 разрядов. Одновременно с этим двоичный код абсолют ной величины входного сигнала на предыдущем шаге - 1 вычислений, который хранился в регистре 5 сдвига, переписывается с выхода регистра 5 сдвига через коммутаторы 25 и 20 в регистр

2 сдвига, имеющий емкость в и- 1 разряд. По мере освобождения старших разрядов регистра 5 сдвига в них эапи- t0 сывается через коммутатор 24 двоичный код входного сигнала на q -м шаге, действующий на входе 35. Сигнал знака входного сигнала, поступающего по входу 34, записывается в блок 9 знака. 15

Коммутатор 18 разрывает иа и тактов цепь циркуляции двоичного кода регистра 1 сдвига через сумматор 7. Коммутаторы 21 и 26 подключают выход блока 12 дополнительного кода к входу регистра 4 2о сдвига, выход которого подключается коммутатором 27 к входу регистра 6 сдвига емкостью в И разрядов.

Прямой или дополнительный код выходной величины цифрового регулятора 25 на j ««1-м шаге сдвигается с выхода регистра 1 через элемент 16 задержки, блок 12 дополнительного кода и коммутаторы 26 и 21 в регистр 4 сдвига, с выхода которого в это время сдвигается рЕ двоичный код абсолютного значения выходной величины первого звена интегродиффереициального преобразования на

q - 1-м шаге вычислений. Блок 12 дополнительного кода по сигналам второго выхода блока 9 знака преобразует дополнительный код регистра 1 сдвига в прямой код и прямой код регистр 1 сдвига пропускает без изменения. Таким образом, в регистр 4 сдвига записывает-- 4g ся прямой код абсолютного значения выходной величины цифрового регулятора.

Если в младшем разряде двоичного кода 1 „1 содержится единичный код, единичный сигнал с выхода регистра 6 сдвига через коммутаторы 25 и 20 по» ступает ка второй вход элемента И 15, на первом входе которого действует cm нал третьего выхода блока 10 синхронизации. В этом случае триггер 13 установится в единичное состояние выходным сигналом элемента И 15. Если в младшем разряде величины 1 „ содержится нулевой код, триггер 13 установится в нулевое состояние сигналом второго выхода блока 10 синхронизации. При единичном состоянии триггера 13 сигнал его прямого выхода открывает элемент И 14.

Двоичный код коэффициента В, сдвигается с выхода регистра 36 через коммутатор 28 в регистр 37 сдвига, а также через элемент И 14 и блок 11 дополнительного кода на первый вход сумматора 7, на второй вход которого в это

Если с выхода регистра 5 сдвигается в младшем разряде входной величины на - 1-м шаге единичный сигнал, который через коммутаторы 25 и 20 поступает на вход элемента И 15, сигнал третьего выхода блока 10 синхронизации поступит через элемент И 15 на второй вход триг.гера 13, который перейдет из нулевого состояния в единичное. В этом случае на прямом выходе триггера 13 сформируеч ся сигнал, который открывает элемент

И 14. В это время с выхода регистра 36

55 сдвигается, начиная с младших разрядов, двоичный код коэффициента A„, который записывается через коммутатор 28 и регистр 37 сдвига и через элемент И 14, 55 10 блок 11 дополнительного кода и сумматор 7 записывается в регистр 1 сдвига.

Блок 11 дополнительного кода управляег ся сигналом первого выхода блока 9 знака T&K, что при положительном знаке произведения A )(„ 4 двоичный код коэффициен

1та А4 проходит беэ изменения, а при от рнцательном знаке - преобразуется в дополнительный код.

Спустя и тактов после начала вычис-, лений на -м шаге на четвертом и восьмом выходах блока 10 синхронизации начинают действовать сигналы .управления, которые переводят коммутаторы 18, 22, 26 и 23, 24, 25 соответственнов исход» ное положение.

В этом случае коммутатор 18 подключает выход коммутатора 19 к входу сумматора 7, коммутатор 22 подключает выход регистра 2 сдвига к входу регис ра 3 сдвига, коммутатор 26 подключает выход регистра 6 сдвига к третьему входу коммутатора 21, коммутатор 23 подключает выход блока 12 дополнитеж ного кода к второму входу коммутатора

22, коммутатор 24 подключает выход регистра 5 сдвига к его входу, коммутатор

25 подключает выход регистра 6 сдвига к третьему входу коммутатора 20. После этого выходной сигнал первого звена на - 1-м шаге сдвигается с выхода ре гистра 6 через коммутаторы 25 и 20 в регистр 2 сдвига, с выхода которого через коммутатор 22 сдвигается в регистр

3 (и- 1) разряд двоичного кода входной величины на z - 1-м шаге.

938255

12 время с выхода регистра 1 через элемент 16 задержки и коммутаторы 18 и

19 сдвигается вторичный код коэффициента А . Результат суммирования коэффициентов А и В записывается с выхода сумматора 7 в регистр 1 сдвига. Блок 11 дополнительного кода в это время управляетса. сигналом знака произведения

В„ (,, действующим на первом выхо де блока 9 знака. 10

Спустя 2 И тактов после начала вы- числений на (-м шаге на шестом выходе блока 10 синхронизации формируется управляющий сигнал, который возвращает коммутатор 20 в исходное состояние. 15

Коммутатор 20 подключает выход регистр . рч 3 сдвига к входу регистра 2 сдвига,, выход которого подкюпочен коммутатором

22 к входу регистра 3 сдвйга..В резуль тате этого регистры 2 и 3 объединяются ро в кольцевой регистр сдвига на 3 И -1 разряд.

В момент объединения регистров 2 н 3 с выхода регистра 3 сдвигается, начиная с младших разрядов, двоичный код 25 входной величины Х< на -м шаге. Если в младшем разряде величины Х„содержится единичный код, единичный сигнал с выхода регистра 3 сдвига через комму1 татор 20 поступает на второй вход элемента И 15, открывая его. Сигнал тре тьего выхода блока 10 синхронизации проходит через элемент И 15, устанавливаа триггер 13 в единичное состояние.

Если в младшем разряде:величины X „ 55 содержится нулевой код, триггер 13 сбро сится в нулевое сос,тояние.сигналом второго выхода блока 10 синхронизации.

Б случае единичного состояния триг гера 13 сигнал его прямого выхода оъ крывает элемент И 14. В это время с выхода регистра 36 через коммутатор

28 сдвигается двоичный код коэффициента С, ко" îðûì записывается в регистр 37 сдвига и через элемент И 14, блок 11 дополнительного кода поступает на первый вход сумматора 7. Блок 11 дополнитель ного кода в это время управляется сигналом знака произведения Q X действующим на первом выходе блока 9 знака.

Одновременно на второй вход сумматора

7 с выхода регистра 1. сдвигается через элемент 16 задержки и коммутаторы 18 и 19 двоичный код суммы коэффициентов А и В . Результат суммирования

55 (А q + ВА + С,,) записывается с выхода сумматора 7 в регистр 1 сдвига.

Таким образом, спустя ЗИ тактов пос. ле начала вычислений в регистре 1 сдви га сформировался двоичный код суммы произведений первых разрядов величин

)(1»„, f и у. на двоичные коды ко эффициентов А„,, В и С соответственно.

Двоичные коды коэффициентов А(, В, С последовательно переписывались с вы» хода регистра 36 сдвига через коммутатор 28 в регистр 37 сдвига, с выхода которого двоичные коды коэффициентов

А В,С переписывались через коммутатор 28 в, регистр 36 сдвига.

B кольцевом регйстре сдвига, образо- ванном, объединением регистров 2 и 3, емкостью в 3 Q 1 разряд за 3и тактов произошел сдвиг на один разряд так, что с сигналами третьего выхода блока 10 синхронизации, действующим на первом входе элемента И 15, совпадают сигна лы вторых разрядов величин Х

y1 °

Спустя Зи тактов после начала вычислений на пятом и девятом выходах блока 10 синхронизации формируются сигналы управления, которые приводят к переключению коммутаторов 19, 28 и 29 соответственно. Коммутатор 19 подключает выход регистра 1 сдвига через коммутатор 18 к второму входу сумматора 7, Этим обеспечивается сдвиг в регистре 1 двоичного кода накопленной суммы коеффиииентов А, В, и С. на один разряд или умножение этой суммы на два.

Коммутатор 29 подключает выход регистра 36 сдвига к его входу, а комму« татор 28 подключает выход регистра 37 сдвига к своему входу. В результате этого в регистре 37 сдвига запоминают ся двоичные коды коэффициентов А, В и С,, а в регистре 3 6 сдвига двоичные коды коэффициентов А, В . С, где (2р Зу ° ° е,И °

Спустя 3 Итактов после переключения коммутатора 19 на пятом выходе блока 10 синхронизации формируется сигнал управления, который возвращает коммутатор 19 в исходное состояние.; цепь циркуляции кодов в регистре 1 сдвига вновь замыкается через элемент

16 задержки коммутаторы 18, 19 и сумматор 7.

B течение Зи тактов после начала вычислений цифровой регулятор работает так же, как и на первых 3 И тахтах ра« боты. В регистре 1 сдвига накапливаки ся И старших разрядов суммы произведений .величин М .,Y z. и Х1 на двоич« ные коды коэффициентов А,e„B и С соответственно. Согласно соотношению (4) 55 14 ходе которого начинает действовать импульс, отпирающий первые элементы И

30 и 31.

Двоичный код абсолютного значения

/ (1" / выходной величины закона регулирования первого порядка сдвигается с выхода регистра 1 через элемент 16 задержки, блок 12 дополнительного кода и первый элемент И 30 на первую группу выходов 32 цифрового регулятора. Знак выходной величины закона регулирования первого порядка поступает с второго выхода блока 9 знака через первый элемент И 31 на вторую группу выходов знака 33 цифрового регулятора. Двоичный код выходной величины (.4, первоГо звена интегро-дифференциального преобразования сдвигается также с выхода регистра 1 через элемент 16 задержки, блок 12 дополнительного. кода, коммутаторы 26 и 21 в регистр 4 сдвига, с выхода которого последовательность ве

rrmm 2,a y, Yg jy (ил 4 сдв гается в регистр 6. Кроме этого, величина (,.

t сдвигается с выхода регистра 1 через элемент 16 задержки, блок 12 дополни тельного кода, коммутаторы 23 и 22 в регистр 3 в качестве входного сигнала для второго звена интегро-дифференциального преобразования.

Величина 1 4 в это время сдвигаетъ( ся с выхода регистра 6 через коммутаторы 25 и 20 в регистр 2 в качестве входного сигнала Х „< для второго зве

I на интегро-дифференииального преобразования.

В последующие И тактов с выхода регистра 6 сдвинется двоичный код величины 1 „-, который через коммутато» ры 25 и 20 записывается в регистр 2 сдвига. Таким образом, в кольцевой регистр сдвига, образованный объединением регистров 2 и 3, эаписйваются началъньй условия Х, (q, Х ., необходимые для выполнения вычислений для второго звена интегро-дифференциального пре образования.

В первые 3 И тактов вычислений для второго звена интегро-дифференциального преобразования на девятом выходе блока

10 синхронизации формируется сигнал управления, который переключает комму таторы 28 и 29. B этом случае с выхода регистра 36 через коммутатор 28 сдвигаются в регистр 37 двоичные коды коэффициентов А В и С для второго звена интегро-дифференциального преоб разования, а двоичные коды коэффициентов

А, В,, С, с выхода регистра 37 сдви«

13

9382 этот результат соответствует выходной величине +1 первого звена интегро-диф-ференциального-.преобразования на 1 -м шаге вычислений.

Спустя 2 И тактов после начала вычислений на седьмом выходе блока 10 синхронизации формируется на время

И(И- 1) тактов сигнал управления, который приводит к переключению коммутаторов 21 и 27. Если до переключения 10 коммутаторы 21 и 27 объединяли регистры 4 и 6 в кольцевой регистр на И слов по )q р азeр ядоoв e в a кKаaж доoмM, после переключения коммутаторов 21 и 27 выход регистра 4 сдвига соединяется с его входом через коммутатор 21, а выход регистра 6 сдвига подключается к своему входу через коммутатор 27. После этого в регистре 4 сдвига емкостью в (И - 1) слов, по g разрядов каждое, осуществляется хранение последовательности величин Yg „„, где 0= 1, 2, ..., И-1, а в регистре 6 сдвига запоминается величина

Спустя (й- 1) и тактов после пере« ключения коммутаторов 21 и 27 на седь мом выходе блока 10 синхронизации формируется сигнал управления, возвращающий коммутаторы 21 и 27 в исходное состоя-. ние, В этом случае выход регистра 6 сдвига подключается через коммутаторы 26 и 21 к входу регистра 4 сдвига, выход которого соединяется через коммутатор 27 к входу регистра 6 сдвига. Регистры 4 и 6 вновь объединяются в кол35 цевой регистр сдвига на р слов по разрядов в каждом. Таким образом, осуществляется сдвиг последовательности величин j <<, где Р= 1, 2, ..., и на одно слово в кольцевом регистре сдвига, 40 образованном регистрами 4 и 6.

Спустя Зп после начала вычислений на j - 1-м шаге или к моменту начала вычислений % (Р)для второго звена интегро-дифференциального преобразования

45 в регистре 4 сдвига содепжится после» довательность величин Y< < «<, j> 4, ..., (, q, а в регистре 6 сдвига— величина (, 4.

Во время первых и тактов вычислений для второго звена интегро-дифференциального преобразования на 1 -м шаге на четвертом и шестом выходах блока 10 синхронизации формируются сигналы управления, которые переключают коммутаторы 18, 22, 26 и 20 соответственно. 55

Импульсный сигнал четвертого выхода блока 10 синхронизации поступает на вход распределителя 17, на первом вы15 9382 гаются wepea коммутатор 29 на вход регистра 36. Спустя Зп тактов комму таторы 28 и 29 возвращаются в исход ное состояние.

Поэтому so время вычислений для вто S рого звена интегро-дифференциального преобразования в регистре 37 сдвига хранятся коэффициенты А В, С», а в регистре 36 сдвига - коэффициенты А, Ф А>, Вз Ъ А<, Ъ С4 "

А,, В „Сп, Таким образом, в регистры 2, 3 и

37 сдвига записываются двоичные коды начальных условий и коэффициентов, необходимые для выполнения вычислений

Q>(P) второго звена интегродифференциального преобразовании, которые вы полняются аналогично вычжлениям Ф (Р) для первого звена интегро-дифференци ального преобразования. 20

После,, окончания вычислений закона регулировании второго порядка на четвертом выходе блока 10 синхронизации вырабатывается импульс, который проходит на второй выход распределителя 17 и 2$ на вторые входы вторых элементов И 30 и И 3 1. С выхода регистра 1 через элемент 16 задержки, блок 12 дополнительного кода и второй элемент И 30 на вторую группу выходов 32 цифрового регу- зе лятора сдвигается двоичный код абсолютного значения l f2,4 ) выходной величины закона регулирования второго порядка.

Одновременно с второго выхода блока 9 знака чер второй элемент И 31 на 3 вторую группу выходов знака ЗЗ поступает знак выходной величины закона регулирования второго порядка.

Вычислении для всех последующих ф (р) = 1 1ц (р) интегро-дифференпиальных законов регулирования до 1 порядка вкгпо чительно выполйяются аналогично. Вычисления на и+ 1-м шаге вычислений и всех последующих для всех и звеньев интегро-дифференциальных законов регулирования осуществляются аналогично.

Блок 9 знака и блок 10 синхронизации работают в процессе вычислений следующим образом.

Знак входной величины 3„< conepIwwT ся в первом разряде двухразрядного регистра 38 сдвига блока 9 знака. Знак выходньи величин звеньев интегро-дифференциального преобразования с первоSS

ro по М-й содержится в регистре 39 сдвига на И+ 1 разряд блока 9 знака.

Знаки коэффициентов Ад, 8 * 1, 2,... И содержатся в регистре 40 сдвига бло55 16

/ ка 8 знака. Знаки:коэффициентов Bg u

8 1, 2, ..., W всегда положительны и не требуют предварительной установки, Генератор 49 тактовых сигналов блока 10 синхронизации вырабатывает по» следовательность импульсов частоты, которая делится делителем 50 частоты в и раз и затем задерживается элементом 51 задержки на один период тактовой частоты. Последовательность импульcos частоты j/ р на выходе делителя

50 частоты определяет И-ые такты работы цифрового регулятора, а последователь ность импульсов частоты на выходе элемента 51 задержки задает первые такты работы.

Счетчик 52 выполняет деление.на Зп, частоты выходной последовательности импульсов элемента 51 задержки. Выходная последовательность импульсов счетчика 52 частоты JIЗ делится s

И раз делителем 53 частоты, на выходе которого формируется последовательнос ть импульсов частоты 7/3>, период следования которых определяет один шаг вычислений.

С помощью дешифратора 55, выходы которого подключены к выходам триггеров счетчика 52, формируются лять по» следовательностей импульсов заданной длительности и периода следования, которые необходимы для управления работой цифрового регулятора.

Каждый шаг вычислений в цифровом регуляторе начинается в момент генера» ции импульса на выходе делителя 53 частоты блока 10 синхронизации, который устанавливает триггер 54 в единичное состояние и сдвигает на один разряд информацию о знаке входной величины в регистре 38 сдвига блока 9 знака . В результате сдвига s первый разряд регистра 38 записывается знак входной величины на текущем -м шаге, сигнал которого действует на входе 34, а знак входной величины на предыдущем - 1 м шаге сдвигается из первого разряда во второй разряд регистра 38.

На прямом. выходе триггера 54 блока

10 синхронизации формируется сигнал, KoTopHR c помощью коммутаторов 4 1 H

42 подключает выходы регистра 38 сдвига или регистра 39 сдвига к входам элемента 45 неравнозначностн и коммутатора 43 соответственно. Коммутатор

43 по сигналам трехканального распреде лителя 44 импуль"ов опрашивает после17 9382 довательно через И тактов выходы элемента 45 неравноэначности, регистра 39 сдвига и коммутатора 42. Ка выходе ацемента 45 неравнозначности, входы

KoTopol o подключены K выходу регистра 5

40 сдвига и через коммутатор 41 к выходам регистров 38 и 39 сдвига, формируется сигнал знака произведения

Р,Х< лАЕ Е,i- =АЕ е,,1у Е =2 3 ° ° и Ha выходе A разряда регистра 39 10 сдвига формируется сигнал знака произведенияВдУр, 1 0 = 1, 2, ..., n, а на выходе коммутатора 42 формируется сигнал знака произведения С „Х или СрХ .=

*=СЕАр ...Е =2, 3,...,И.

Таким образом, на выходе коммутатора 43 каждые И тактов последователь но во времени действуют сигналы знаков произведений Ар Е,j-q, SpYp,„. и

САНХОj 6 1, 2, ....,И..

На выходе 48 блока 9 знака действует сигнал выхода первого разряда регистра 39 сдвига, в который с выхода сумматора 7 по входу 46 запйсывается и -ый знаковый разряд выходных величин. 25

Yg1, где F 1, 2, ..., и, всех зве»ньев интегро-дифференш ального преобразования.

Технико-экономические преимущества предлагаемого цифрового регулятора по з0 сравнению с известными заключаются в расширении функциональных возможностей.

Предлагаемый цифровой регулятор позволяет реализовать интегро-дифференциаль- ные законы регулирования высокого порядка, в то время, как известный реализует интегро-дифференциальный закон регулирования только первого порядка.

Например, при представлении двоичных переменных в цифровом регуляторе на шестнадцати разрядах предлагаемое уст- ° ройство реализует шестнадцать законов регулирования с первого по шестнадцатый: порядок включительно. На шестнадцати выходах 32 и 33 цифрового регулятора вырабатывается на каждом шаге управления шестнадцать законов регулирования с первого по шестнадцатый порядок включительно. Это позволяет гибко выбирать требуемый закон регулирования в зависи50 мости от режима работы системы управления объектом.

Формула изобретения

Щ>ровой регулятор, содержащий первый, второй, третий и четвертый регистр уы, сумматор, выход которого подключен

55 18 к входу первого регистра, блок настройки, блок знака, первый вход которого подключен к первому входу регулятора, блок синхронизации, первый выход которого подключен к второму входу блока знака, третий вход которого соединен с выходом сумматора, первый блок дополнительного кода, выход и первый вход которого подключены соответственно к первому входу сумматора и к первому выходу блока знака, второй блок дополнительного кода, первый вход которого подключен к второму выводу блока знака, триггер, первый вход которого подключен к второму вы ходу блока синхронизации, первый элемент

И, выход и первый вход которого подклю чены соответственно к второму входу первого блока дополнительного кода и к пря« мому выходу триггера, второй элемент И, выход и первый вход которого подключены соответственно к второму входу триггера и к третьему выходу блока синхронизации, элемент задержки, вход и выход которого подключены соответственно к выходу первого регистра и к второму входу второго блока дополнительного кода, первый коммутатор, выход и первый вход которого подключены соответственно к второму входу сумматора и к четвертому выходу блока синхронизации, второй коммутатор, выход, первый, второй и третий входы которого подключены соответствен» но к второму входу первого коммутатора, к выходу первого регистра, к выходу элемента задержки и к пятому выходу блока синхронизации, третий коммутатор, выход, первый и второй входы которого подключены соответственно к входу второго регистра, к выходу третьего регис ра и к .шестому выходу блока синхронизации, и четвертый коммутатор, выход, первый и второй входы которого подключены соответственно к входу четвертого регистра, к выходу четвертого регистра и к седьмому выходу блока синхронизации, отличающийся тем, чтс, с целью расширения функциональных воэможностей регулятора, в него введены пятый и шестой регистры, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый коммутаторы, распределитель импульсов, первая и вторая группы элементов И, причем выход второго регистра соединен с первым входом пятого коммутатора, выход и второй вход которого подключены соответст венно к входу третьего регистра и к вы« ходу шестого коммутатора, первый вход которого соединен с первым входом седь938255

20 мого коммутатора, и с вторым входом регулятора, выход пятого регистра подключен к первому входу восьмого комму

TBTopa H K второму входуг седьмого коммутатора, а вход - к выходу седьмого 5 коммутатора, третий вход которого со единен с вторыми входами шестого и восьмого g коммутаторов и с восьмым выходом блока синхронизации, выход восьмого коммутатора подключен к тре- 1е тьему входу третьего коммутатора, вы ход которого соединен с вторым входом второго елемента И, выход второго блока дополнительного кода подключен к третьему входу шестого коммутатора, к первому !5 входу девятого коммутатора и к первым вхо . дам первой группы елементов И, выходы ко торйх соединены с первой гррууппппой выл дов регулятора, выход четвертого регистр» ра подключен к первому входу десятого ур .коммутатора, выход и второй вход которого соединены соответственно с входом шестого регистра и с седьмым выходом блока синхронизации, выход шестого ре гистра подключен к третьему входу вось 2S мого коммутатора к второму входу девя того коммутатора и к третьему входу десятого коммутатора, третий вход четвертого коммутатора подключен к выходу девятого коммутатора, третий вход кото д рого. соединен с входом распределителя импульсов, с третьим входом пятого коммутатора H c четвертым BblxogoM блока л синхронизации, второй выход блока знака подключен к первым входам группы еле ментов И, выходы которых соединены с второй группой выходов регулятора, первый и второй выходы распределителя импульсов подключены к вторым входам соответственно первой и второй группы елементов И, первый выход блока настрой ки подключен к первым входам одиннацаТОГО и двенадцатого кОммутаторов, & второй выход- K вторым входам Одиннадцатого и двенадцатого коммутаторов, выход одиннадцатого коммутатора подключен к второму входу первого елемента И и к первому входу блока настройки, второй вход которого соединен с выходом двенадцатого коммутатора, девятый выход. блока синхронизации подключен к третьим щсодам одиннадцатого и двенадцатого коммутаторов.

Источники информации, принятые во внимание при акспертиэе

1. Круг Е. К. цифровые регуляторы.

N. Ë., "Энергия, 1966, с. 453.

2. Авторское свидетельство СССР по заявке М 2815952/18-244, кл. 605 В 11/26, 1979 (прототип).

Л 61 И

etwas.Z

Составитель Г. Нефедова

Редактор А. Шандор Техред А.Бабинеи Корректор И. Муска

Заказ 4460/71 ЧЪциж 914 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж35, Рауюскаа наб., д. -4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4