Матричное множительное устройство

Матричное множительное устройство

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е (и>942003

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союэ Советских

Социалистических

Республик (61) Дополнительное к авт. санд-ву— (22)Заявлено 14 04.80 (21) 2930147j18-24 с присоелинением заявки М(53)М. Кл.

6 06 Р 7/52

Гоеударстееииый комитет

СССР (23) Приоритет—

Опубликовано 07.07.82. Бюллетень М 25 пе делам изебретеиий и открытий (53) УД К681 - 325 (088.8) Дата опубликования описания 07 . 07 . 82 (72) Авторы изобретения

Л. П. Диденко, Ю. С. Ицкович, Л.Я. Лапкин, 8. Г. Носов и А. Н. Шполянский. " т)и..; i (71) Заявитель (54) МАТРИЧНОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТ80

Изобретение относится к вычислительной технике и может применяться в различных цифровых комплексах, например, для цифровой фильтрации.

Известно матричное устройство для умножения и сложения, содержащее два регистра сомножителей и матрицу полусумматоров с вентилями на входе.

Разрядные выходы регистров сомножителей подключены к вентилям попарно таким образом, что каждый разряд первого сомножителя на одном иэ вентилей подключен В паре с каждым разрядом второго сомножителя. 8ыходные сигна" лы вентилей складываются на полусумматорах, образующих матричную структуру, суммирующую все выходные сигналы вентилей в соответствии с их весами, определяемыми номерами разря20 дов сомножителей, сигналы которых поданы на входы соответствующих вентилей. На выходе матрицы при этом формируется сигнал произведения (1), Недостатком известного устройства является невозможность умножения чисел с произвольным знаком, представленных, например, в дополнительном коде, так как в структуре устройства отсутствуют какие-либо средства для умножения отрицательных чисел, что сужает область его применения. Кроме того, устройство отличается высокой сложностью, обусловленной построением матрицы на полусумматорах, требуемое количество которых велико и равно удвоенному произведению количества разрядов в первом сомножителе на количество разрядов во втором сомножителе.

Наиболее близким по техническому решению к предлагаемому является устройство, содержащее вычислительные блоки, объединенные в К линеек (К= и

И - разрядность первого сомножиns теля; t1 - количество подразрядов, на

3 94200

20 ответствующего вычислительного блока, входы переноса многоразрядного сумматора являются входами переноса соответствующего вычислительного блока, вторые входы многоразрядного сумматора являются входами частичного результата вычислительных блоков f2)

ЗО

Недостатком известного устройства является невозможность умножать на нем числа с произвольным знаком в правок, группа из Й двухвходовых эле45 ментов И-НЕ, группа из И двухвходовых элементов И-НЕ, сумматор переносов и блок формирования знака произведения, причем выход блока формирования знака произведения является со знаковым выходом устроиства, первые входы элементов И-НЕ группы из М двухкоторые разбивается первый сомножитель; М вЂ” разрядность второго сомножителя; п1=И), каждый из которых включает в себя n m-разрядные умножители и многоразрядный сумматор, причем г1 информационных входов каждого умножителя соединены соответственно с разрядными входными шинами первого сомножителя устройства, m информационных входов каждого умножителя соединены соответственно с разрядными входными шинами второго сомножителя устройства, информационные входы умножителей являются соответствующими информационными входами вычислительных блоков, выходы умножителей каждого вычислительного блока соответственно соединены с первыми входами многоразрядного сумматора, выходы которого являются соответствующими выходами вычислительных блоков, выходы переноса многоразрядного сумматора являются выходами переноса содополнительном коде, так как в структуре устройства отсутствуют элементы; обрабатывающие сомножители с произвольным знаком, что ограничивает область его применения.

Цель изобретения - расширение obласти применения путем обеспечения умножителя чисел с произвольным знаком в дополнительном коде.

Поставленная цель достигается тем, что в устройство введены сумматор повходовых элементов И-HE соединены с соот вет ствующи ми разрядными входными шинами второго сомножителя, а вторые входы объединены и подключены к шине знака первого сомножителя устроиства, первые входы элементов И-НЕ группы иэ и двухвходовых элементов И-НЕ сое10

3 4 динены с соот вет ст вующи ми разрядными входными шинами первого сомножителя, а вторые входы объединены и подключены к шине знака второго сомножителя, входы первой группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ группы из М двухвходовых элементов И-НЕ, входы второй группы сумматора поправок соединены соответственно с выходами M элементов И-НЕ группы из и двухвходовых элементов И-НЕ, выходы суммы сумматора поправок соответственно соединены с входами сумматора переносов, выход переноса из старшего разряда которого соединен с первым входом блока формирования знака произведения, второй вход которого соединен с выходом переноса из старшего разряда сумматора поправок, а третий вход - с выходом переноса старшего вычислительного блока последней линейки, выходы переноса старших вычислительных блоков остальных линеек объединены и подключены к входу переноса сумматора переносов, выход переноса младшего вычислительного блока каждой линейки соединен с входом переноса старшего вычислительного блока этой же линейки, входы переноса сумматора поправок и младшего вычислительного блока последней линейки объединены и подключены к шине установки единицы устройства, вход переноса и входы частичного результата младшего вычислительного блока объединены и подключены к шине округления устройства, выходы И-И элементов И-НЕ группы из двухвходовых элементов И-НЕ соответственно соединены с младшими входами частичного результата старшего вычислительного блока первой линейки, N старших входов частичного результата старших вычислительных блоков каждой линейки соединены с соответствующими выходами сумматора переносов, половина младших входов частичного результата младших вычислительных блоков каждой последующей линейки соответственно соединены с половиной старших выходов младших вычислительных блоков каждой предыдущей линейки, половина младших выходов старших вычислительных блоков каждой предыдущей линейки соответственно соединены с половиной старших входов частичного результата младших вычислительных блоков каждой последующей линейки, половина старших вы5 9420 ходов старшего вычислительного блока каждой предыдущей линейки соответственно coeдинены с половиной младших входов частичного результата старшего вычислительного блока каждой последующей линейки, выходы вычислительных блоков последней линейки являются выходами устройства, четвертый вход блока формирования знака произведения соединен с шиной знака перво->о го сомножителя, пятый вход блока формирования знака произведения соединен с шиной знака второго сомножителя.

В устройстве блок формирования знака произведения содержит четыре элемента НЕ, двухразрядный сумматор, элемент И, причем входы первого, второго, третьего и четвертого элементов НЕ соответственно соединены с третьим, первым, четвертым и пятым входами блока формирования знака произведения, выходы элементов НЕ соединены соответственно с информационными входами двухразрядного сумматора, вход переноса младшего разряда которого соединен с вторым входом блока формирования знака произведения, выход переноса сумматора младшего разряда соединен с входом переноса сумматора старшего разряда, выход пере носа которого соединен с первым входом элемента И, второй выход которого соединен с выходом суммы сумматора младшего разряда, а выход является выходом блока формирования знака

35 произведения.

На фиг.1 представлена структурная схема матричного множительного устройства; на фиг.2 — вычислительный блок устройства. о

Устройство содержит вычислительные блоки 1, объединенные в линейки 2, образующие матрицу 3 умножения, шину

4 первого сомножителя, шину 5 второго сомножителя, группу из N двухвхо45 довых элементов И-HE 6, шину 7 знака второго сомножителя, группу из М двухвходовых элементов И-HE 8, шину знака первого сомножителя, сумматор

10 поправок, шину 1t установки единицы, сумматор 12 переносов, шину 13

SO округления, блок 14 формирования знака произведения, который содержит двухразрядный сумматор 15, элементы

НЕ 16, элемент И 17.

Вычислительный блок 1 состоит из элементов И 18, одноразрядных сумматоров 19 на три входа, одноразрядных сумматоров 20 на два входа и элемен03 6 та ИЛИ 21, которые образуют n m ðàçрядный умножитель 22, выходы умножи— теля соединены соответственно с первыми входами сумматоров 20, образующих многоразрядный сумматор 23.

В устройстве и информационных входов каждого вычислительного блока

1 соединены соответственно с разрядными входными шинами 4 первого сомножителя устройства, m информационных входов — с шинами 5 второго сомножителя устройства, информационные входы умножителей 22 являются соответствующими информационными входами вычислительных блоков 1, выходы умножителей 22 каждого вычислительного блока 1 соответственно соединены с первыми входами многоразрядного сумматора 23, выходы которого являются соответствующими выходами вычислительных блоков 1, выходы переноса многоразрядного сумматора 23 являются выходами переноса соответствующего вычислительного блока 1, входы переноса многоразрядного сумматора 23 — входами переноса соответствующего вычислительного блока 1, вторые входы многоразрядного сумматора 23 являются входами частичного результата вычислительных блоков 1.

Выход блока 14 формирования знака произведения является знаковым выходом устройства, первые входы группы из М двухвходовых элементов И-HE 8 соединены с соответствующими разрядными входными шинами 5 второго сомножителя, а вторые входы объединены и подключены к шине 9 знака первого сомножителя устройства, первые входы группы из N двухвходовых элементов

И-НЕ 6 соединены с соответствующими разрядными входными шинами 4 первого сомножителя, а вторые входы объединены и подключены к шине 7 знака второго сомножителя. Входы первой группы сумматора 10 поправок соединены соответственно с выходами И элементов

И-НЕ 8, входы второй группы — с выходами и элементов И-НЕ 6, выходы суммы сумматора 10 поправок соответственно соединены со входами сумматора 12 переносов, выход переноса из старшего разряда которого соединен с первым входом блока 14 формирования знака произведения, второй вход которого соединен с выходом переноса из старшего разряда сумматора 10 поправок, а третий вход — с выходом пере7 9420 носа старшего вычислительного блока

1 последней линейки.

Выходы переноса старших вычислительных блоков 1 остальных линеек объединены и подключены к выходу переноса сумматора 12 переносов, выход переноса младшего вычислительного блока/ 1 каждой линейки соединен с входом переноса старшего вычислительного блока этой же линейки, входы переноса сумматора 10 поправок и младшего вычислительного блока 1 последней линейки объединены и подключены к шине 11 установки единицы устройства. Выход переноса и входы 11 частичного результата младшего вычислительного блока 1 объединены и подключены к шине 13 округления устройства, выходы И-N элементов 6 И-НЕ соответственно соединены с младшими входами частичного результата старшего вычислительного блока 1 первой линейки, М старших входов частичного результата старших вычислительных блоков 1 каждой линейки соединены с соответствующими выходами сумматора

12 переносов.

Половина младших входов частичного результата младших вычислительных блоков 1 каждой последующей линейки соответственно соединены с половиной старших выходов младших вычислительных блоков 1 каждой предыдущей линейки, половина младших выходов старших вычислительных блоков 1 каждой предыдущей линейки соответственно соединены с половиной старших входов частичного результата младших вычислительных блоков 1 каждой последующей линейки, половина старших выхо40 дов старшего вычислительного блока 1 каждой предыдущей линейки соответственно соединены с половиной младших входов частичного результата старшего вычислительного блока 1 каждой последующей линейки. Выходы вычислительных блоков 1 последней линейки являются выходами устройства, четвертый вход блока 14 формирования знака произведения соединен с шиной 9 знака первого сомножителя, пятый вход блока

14 формирования знака произведения соединен с шиной 7 знака второго сомножителя.

В блоке 14 формирования знака

5$ произведения входы первого, второго, третьего и четвертого элементов НЕ 16 соответственно соединены с третьим, первым, четвертым и пятым входами

03 8 блока 14 формирования знака произведения, выходы элементов НЕ 16 соеди| нены соответственно с информационными входами двухразрядного сумматора 15, вход переноса младшего разряда которого соединен с вторым входом блока 14 формирования знака произведения, выход переноса сумматора 15 младшего разряда соединен с входом переноса сумматора !5 старшего разряда, выход переноса которого соединен с первым входом элемента И 17, второй выход которого соединен с выходом суммы сумматора 15 младшего разряда, а выход является выходом блока 14 формирования знака произведения.

Устройство работает следующим образом.

Разряды сомножителей в дополнительном коде поступают на шины 4 и 5, а их знаковые разряды - соответственг. но на шины 9 и 7.. Сигналы с шин 4 и

5 поступают на первые и вторые входы соответствующих вычислительных блоков 1, в результате чего на числовых выходах устройства формируется предварительный результат умножения. Одновременно разряды сомножителей и их знаков поступают на элементы И-НЕ б и 8 и далее на входы сумматора 10 поправок и на соответствующие M-М входов частичного результата вычислительных блоков 1. С выхода сумматора

10 поправок сигнал поступает на сумматор !2, где складывается с переносами из матрицы 3 умножения, и поступает на М старших входов частичного результата матрицы 3 умножения °

При этом на выходе матрицы 3 умножения с учетом единичных сигналов, поступающих от шины 11 установки единицы на входы переносов в младшие разряды сумматора 10 поправок и последней линейки 2, формируется сигнал окончательного результата умножения, а при подаче сигнала ьт шины 1 3 округления формируется сигнал округленного результата умножения. Одновременно сигналы переносов из сумматоров 1О и 12 и матрицы 3 умножения поступают на блок 14 формирования знака произведения, где перенос сумматора 10 поправок складывается в младшем разряде сумматора 15 с инверсиями переносов сумматора 12 переносов и матрицы 3 умножения и далее в старшем разряде сумматора 15 - с инверсиями знаков сомножителей, а переФормула изобретения

9 94200 нос из старшего разряда сумматора 15 и сигнал выхода его младшего разряда поступают на элемент И 17, на выходе которого формируется знаковый сигнал произведения. S

Действительно, при умножении положительных сомножителей, когда знаковые сигналы равны нулю, на выходах элементов И-HE 6 и 8 формируются единичные сигналы во всех разрядах, 1О которые при сложении в устройстве с учетом сигнала от шины 11 установки единицы формируют нулевую поправку, вводимую в матрицу 3 умножения, и два сигнала переноса, один из которых tS формируется на выходе сумматора 10 поправок, а второй — на одном из двух выходов переносов: сумматора 12 переносов или матрицы 3 умножения. При сложении их в сумматоре 15 формирует- 2ф ся двоичный код " 110", а на выходе элемента И 17 — нулевой сигнал, соответствующий положительному результату умножения.

В случае, если один из сомножите- 25 лей положительный, а другой отрицательный, на выходах элементов И-НЕ 6 и 8 формируются инверсный сигнал положительного сомножителя и единичные сигналы во всех разрядах на выходах 3» элементов И-НЕ 6 и 8, подключенных к шине отрицательного сомножителя. При сложении их с сигналом от шины 11 установки единицы формируется поправка к предварительному Результату ум- 35 ножения, представляющая собой дополнительный код положительного сомножителя, умноженного на коэффициент (-1), и перенос из сумматора 10 поправок. При сложении предварительного результата умножения с такой nonpasкой формируется окончательный результат умножения, а на выходе сумматора

15 формируется код "101", который приводит к появлению на выходе эле45 мента И 17 единичного сигнала, соответствующего отрицательному результату умножения.

В случае, когда оба сомножителя отрицательные, поправка, поступающая с выхода сумматора 1О поправок и

50 младших разрядов элементов И-НЕ 6, с учетом сигнала от шины 11 установки единицы представляет собой дополнительный код суммы сомножителей, умноженной на коэффициент (-1). При этом сигнал на выходе сумматора 15 не может превысить кода "011", что приводит к формированию на выходе

3 1О элемента И 17 нулевого сигнала, соот вет ствующе ro положительному резул ьтату умножения.

Таким образом, предлагаемое устройство позволяет умножать сомножители произвольного знака с использованием матричного принципа умножения непосредственно в дополнительных кодах беэ существенных затрат времени и оборудования.на преобразование кодов сомножителей. Эффективность предлагаемого технического решения особенно высока при использовании в специализированных цифровых комплексах, где вследствие высоких требований к . скорости вычислений недопустимо тратить дополнительное время на преобразование кодов сомножителей.

Матричное множительное устройство, содержащее вычислительные блоки, объединенные в К линеек (К=- М

П разрядность первого сомножителя; и количество подразрядов, на которые разбивается первый сомножитель; М разрядность второго сомножителя; ю=М) i каждый из которых включает в себя num-разрядные умножители и многоразрядный сумматор, причем и информационных входов каждого умножителя соединены соответственно с разрядными входными винами первого сомножителя устройства, в информационных входов каждого умножителя соединены соответственно с разрядными входными шинами второго сомножителя устройства, информационные входы умножителей являются соответствующими информационными входами вычислительных блоков, выходы умножителей каждого вычислительного блока соответственно соеди" иены с первыми входами многоразрядного сумматора, выходы которого являются соответствующими выходами вычислительных блоков, выходы переноса многоразрядного сумматора являются выходами переноса соответствующего вычислительного блока, входы переноса многоразрядного сумматора являются входами переноса соответствующего вычислительного блока, вторые входы многоразрядного сумматора являются входами частичного результата вычислительных блоков, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет обеспечения умножения чисел с произвольным

942003 12 знаком в дополнительном коде, в него введены сумматор поправок, группа из

N двухвходовых элементов И-НЕ, группа из М двухвходовых элементов И-НЕ,сумматор переносов и блок формирования знака произведения, причем выход блока формирования знака произведения является знаковым выходом устройства, первые входы элементов И-НЕ группы из

М двухвходовых элементов И-НЕ соеди- 1о нены с соответствующими разрядными входными шинами второго сомножителя, а вторые входы объединены и подключены к шине знака первого сомножителя устройства, первые входы элементов 15

И-НЕ группы из N двухвходовых элементов И-HE соединены с соответствующими разрядными входными шинами первого сомножителя, а вторые входы объединены и подключены к шине знака второго щ сомножителя, входы первой группы сумматора поправок соединены соответственно с выходами M элементов И-НЕ группы из М двухвходовых элементов

И-НЕ, входы второй группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ группы из

М двухвходовых элементов И-НЕ, выходы суммы сумматора поправок соответственно соединены с входами сумма-ЗО тора переносов, выход переноса из старшего разряда которого соединен с первым входом блока формирования знака произведения, второй вход которого соединен с выходом переноса из старшего разряда сумматора поправок, а третий вход — с выходом переноса старшего вычислительного блока последней линейки, выходы переноса старших вычислительных блоков остальных линеек объединены и подключены к входу переноса сумматора переносов,выход переноса младшего вычислительного блока каждой линейки соединен с входом переноса старшего вычислитель45 ного блока этой же линейки, входы переноса сумматора поправок и младшего вычислительного блока последней линейки объединены и подключены к шине установки единицы устройства, 50 вход переноса и входы частичного результата младшего вычислительного блока объединены и подключены к шине окру гления уат рой ства, выходы М-N элементов И-НЕ группы иэ N двухвходовых элементов И-НЕ соответственно

55 соединены с младшими входами частичного результата старшего вычислительного блока первой линейки, N. старших входов частичного результата старших вычислительных блоков каждой линейки соединены с соответствующими выходами сумматора переносов, половина младших входов частичного результата младших вычислительных блоков каждой последующей линейки соответственно ! соединены с половиной старших выходов младших вычислительных блоков предыдущей линейки, половина младших выходов старших вычислительных блоков каждой предыдущей линейки соответственно соединены с половиной старших входов частичного результата младших вычислительных блоков каждой последующей линейки, половина старших выходов старшего вычислительного блока каждой предыдущей линейки соответственно соединены с половиной младших входов частичного результата старшего вычислительного блока каждой последующей линейки, выходы вычислительных блоков последней линейки являются выходами устройства, четвертый вход блока формирования знака произведения соединен с шиной знака первого сомножителя, пятый вход блока формирования знака произведения соединен с шиной знака второго сомножителя.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок формирования знака произведения содержит четыре элемента HE двухразрядный сумматор, элемент И, причем входы первого, второго, третьего и четвертого элементов НЕ соответственно соединены с третьим, первым, четвертым и пятым входами блока формирования знака произведения, выходы элементов HE соединены соответственно с информационными входами двухразрядного сумматора, вход переноса младшего разряда которого соединен с вторым входом блока формирования знака произведения, выход переноса сумматора младшего разряда соединен с входом переноса сумматора старшего разряда, выход переноса которого соединен с первым входом элемента И, второй выход которого соединен с выходом суммы сумматора младшего разряда, а выход является выходом блока формирования знака произведения.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

4Г 169881, кл. G 06 F 7/39, 1961.

?, Авторское свидетельство СССР 1 600554,кл. G 06 F 7/52,1975(прототип).