Цифровой преобразователь координат

Цифровой преобразователь координат

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<,>942004 (61) Дополнительное к авт. свид-ву(22) Заявлено ЗОО 80 (21) 2982022/18-24

Р М К з

G 06 F 7/548 с присоединением заявки N9 (23) Приоритет

Государственный комитет

СССР ио делам изобретений и открытий

Опубликовано 070782. Бюллетень М 25

Ф (Я) УДК 681.3 (088. 8) Дата опубликования описания 070782 (72) Автор изобретения

А.Г. Шевяков (73) Заявитель

Рязанский радиотехнический институт (54) ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ КООРДИНАТ

Изобретение относится к автомати« ке и вычислительной технике и может быть использовано в качестве автономного устройства для преобразования координат либо в составе вычислителя при решении различного рода специальных задач.

Известен преобразователь координат, предназначенный для преобразования первого и второго двоичных чисел, соответствующих прямоугольным координатам, в полярные координаты.

Преобразователь вырабатывает третье двоичное число, соответствующее углу .в полярных координатах, к содержит первый регистр для хранения первого числа, второй регистр для хранения второго, третий регистр для накопления разрядов, образующих третье число, схему установки положения второго разряда третьего егистра в заданное состояние память, запрограммированную на формирование значений синуса и косинуса, представленного двоичным числом - содержимым третьего регистра; умножитель, связанный с памятью, первым и вторьти регистрами, и обеспечивающий перемножение содержимого второго регистра на косинус указанного угла с целью формирования первого произведения и содержимого первого регистра на синус укаэанного угла с целью форми" рования второго произведения, схему определяющую, что одно произведение больше другогб, и схему для изменения указанного логического состояния второго разряда третьего регистра, 10 если одно из произведений больше (1).

К недостаткам известного преобразователя следует отнести его сложность, обусловленную программным способом формирования значений синуса и косинуса, выполнением операции

t5 умножения с параллельными двоичными кодами, наличие итерационного процесса, на 1-ом шаге которого определяются значения 1-ro разряда угла, требующее повторения операций каждого цикла, что приводит к значительным затратам времени при преобразовании прямоугольных координат в полярные.

Наиболее близким по технической сущности к предлагаемому является преобразователь, содержащий первый и второй суммирующие счетчики, генератор импульсов, подключенный через ключ к первому счетчику аргу мента (фазы), первый и второй блоки.

942004 умножения, цифровой генератор, первым выходом соединенный с блоком управления, выходом подключенного ко второму входу ключа (2), Недостатками укаэанного преобразователя являются его сложность и 5 низкое быстродейстние, обусловленные принятым способом формиронания синусо-косинусных зависимостей на основе шифратора-дешифратора, в котором каждое значение аргумента кодируется в соответствующее значение функции, что приводит к значительным затратам оборудования, а также многотактным способом опреДеления значения аргу мента вектора за счет итерациснного процесса его уточнения. Следует отметить, что совмещение итерационного процесса с числоимпульсной обработкой переменных приводит к довольно длительному времени преобразования прямоугольных координат в полярные.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в цифровой преобразователь координат, содержащий генератор импульсов, ключ, первый счетчик аргумента, два блока умножения, два суммирующих счетчика, компаратор и блок упранления, причем выход генератора импульсов соединен с нходом ключа, первый выход которого соединен с входоМ первого счетчика аргумента, первый выход компаратора соединен с первым входом блока управления, первый выход которого соединен с управляющим 35 входом ключа, введены второй счетчик аргумента, схема сравнения,- комм — татор, блок памяти и квадрантный переключатель, причем первый выход ключа соединен с первым входом пер- 4Q ного блока умножения„ второй вход которого соединен с первьи входом второго блока умножения и через блок памяти — с выходом коммутатора, управляющий вход которого соединен 4 с вторым выходом блока у равления, третий выход которого соединен с управляющим входом компаратора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков умножения, второй вход второго блока умножения :оединзн с вторым выходом ключа и s="oäîì второго счетчика аргумента, выходы разрядов первого и второго счетчиков аргумента соединены соответстне:но с первьм и вторым виодом схемы сравнения, выход которой подключен к второму входу блока управления, выходы старших разрядов счетчиков аргумента соединены соответственно с первьм и вторыы входами коммутатора, .второй выход компаратора подключен к информационному входу квадрантного переклю чателя, два входа знака и два входа 65 угла которого являются входами преобразователя, третий, четвертый и пятый информационные входы компаратора являются входами задания начальных координат преобразователя, первый, второй и третий, а также четвертый управляющие входы кнадрантного переключателя являются соответственно входами начального угла и знака начальных координат преобразователя.

При этом кнадрантный переключатель содержит восемь элементов И и четыре элемента ИЛИ, первые нходы первого и второго элементов И соединены с первым и вторым информационными входами кнадрантного переключателя, первый вход знака которого соединен с первыми входами третьего, четвертого, пятого и шестого элементов И и вторыми входами первого и второго элементов И, вторые входы третьего и четвертого элементов И соединены со вторым входом знака квадрантного переключателя, первый информационный вход которого соединен с вторыми входами пятого и шестого элементов И, выходы которых соединены с первыми входами первого и второго элементов ИЛИ,вторые входы которых соединены с выходами первого и второго элементов И соответственно, выходы первого и второго элементов

ИЛИ являются выходами кнадрантного переключателя, выходы третьего и четнертого элементов И соединены с входами третьего элемента ННИ, выход которого и второй вход угла квадрантного переключателя соединены с выходами знака кнадрантного переключателя, первый и второй входы знака которого соединены соответственно с первыми и вторыми входами седьмого и восьмого элементов И, выходы которых соединены с входами четвертого элемента ИЛИ, выход которого и первый вход знака кнадрантного переключателя соединены с выходами угла квадрантного переключателя .

Кроме того, блок управления содержит три триггера, элемент НЕ и элемент И, причем первые входы первого и второго триггеров соединены с входами задания режима блока управления, вторые входы триггеров соединены соотнетственно с первым и вторым входами блока управления, выходы первого и второго триггеров соединены с первым и третьим выходами блока управления, выход первого триггера соединен с первьм входом третьего триггера, второй вход которого соединен с выходом элемента

HE и первым входом элемента И, второй и третий входы которого соединены соответственно с инверсным выходом третьего триггера и входом тактовой частоты третьего триггера, 942004

Уо sin и построение вектора (p,Ч) по составляющим Хр, Yр в соответствии с выражениями м-3

Ч- Х

0 YOcos 2д+ — x

Х,Y — составляющие вектора, . представленные также в виде двоичных кодов;

Х, У,Р, Ч вЂ” искомые величины, 60

Ме (О+2").

50 (3) В каждом из выражений (1), (2), (3) и (4). воспроизведение синусной и косинусной зависимостей осуществля-Ь5 соединенного с тактовым входом блока управления, вход элемента НЕ и выход. элемента И соединены соответ.ственно с вторым входом и четвертым выходом блока управления, .вторым выходом которого являются выходы 5 первого и третьего триггеров.

На фиг. 1 представлена блок-схема преобразователя координату на фиг.2 - схема ключау иа фиг.3 схема квадрантного переключателя; на фиг.4 - схемы блока управления и коммутатора; на фиг.5 — схема компаратора.

Цифровой преобразователь координат содержит генератор 1 импульсов, ключ 2, счетчик 3 аргумента, схему

4 сравнения, счетчик 5 аргумента, коммутатор б, блок 7 управления, блок 8 памяти, блоки 9 и 10 умножения, компаратор 11, квадрантный переключатель 12 и суммирукщие счетчики 13 и 14. Ключ 2 содержит элементы И 15-18 и элемент .ИЛИ 19.Счетчики 3 и 5 аргумента содержат по два последовательно соединенных счетчика 20, 21 и 22, 23 соответственно. Блок 7 управления содержит триггер 24, элемент НЕ 25, триггеры

26 и 27 и элемент И 28. Коммутатор 6 содержит элементы И 29-32 и элемент ИЛИ 33. Компаратор 11 содержит ЗО элемент ИЛИ 34, элементы И 35 и 36, регистр 37, сумматор 38, элемент

ИЛИ 39, элементы И 40-45. Квадрантный переключатель 12 содержит элементы И 46-49, элементы ИЛИ 50-51, 35 элементы И 52-55, элементы ИЛИ 56 и 57.

Изобретение позволяет решить две задачи преобразования координат: определение составляющих X Y векто- 4р ра, заданного модулем Яр и аргументом Ч„ по выражениям

44 У

X =Яр cos (1) ется путем последовательного развертывания ломаных кривых

Z (Ч)= 1™-Si 1 „,„ ec Y CO (5) .1 ("И - 1 1 - )= 1 -CoS

<.> 1 rn Ч.Х )П+ при (6) О где 2 в 1;

Ч - число-импульсный аргумент.

При развертывании функций формируются число-импульсные коды Е<(Чр) и Е,1(Чр), значения которых могут быть определены по аппроксимирующим зависимостям как к

>1l

1 0

Р ILn-Ч,-Ч„

Zg (y J + 4 .+ Z p e (0> =о Я. где i=0,1,2... — номеРа Узлов аппРоксимацииу

2 = Ч - - Ч. — шаг равномерного

1+1 1 двоичного разбиения аргумента; Ь Е„- — двоичные коды приращений функции, между узлами

k Ent

Ч

2 -Ч г =Еп 2 (Ent ц

2е лая часть), Развертывание аппроксимирующих кривых (5) и (6) происходит следующим образом.

При поступлении на счетчик 3 аргумента частоты Fc в нем линейно разворачивается код аргумента Ч и сравнивается с дополнительным кодом (Мр ) „ кода Ч, занесенного предварительно во второй счетчик 5 аргумента.

Использование для сравнения дополнительного кода (9р ),, „обусловлено особенностью реализации (4) и приводит к тому, что сначала формируется Е,1(1 р), а затем Е (Чр) °

Старшие разряды Ч,- развертываемого кода через коммутатор б управляют выбором из блока 8 памяти кодов приращений дЕ;, которые умножаются в блоке 9 умножения на F . В качестве блока умножения используется двоичный умножитель, на выходе которого формируется частота F

Ы-. F

7..(= — -@- ., пропорциональная наклону функции на i-ом участке. В момент

2 равенства Ч= (Чр ),, которое фиксируется схемой 4 сравнения, развертывание Е,1(Ч) заканчивается. Легко показать, что число импульсов на

942004

:выходе блока умножения к этому моменту времени равно Z2(<(0) .

Действительно, для развертывания аргумента Ч на каждом участке от до <<; „необходимо Ч „+„- Ч„= 2 импульсов, что соответствует времени )i„= 2 /F0. Количество импульсов на выходе блока умножения при этом равно М =F -<ь= - =Ь24 0 2

2е го а для r участков ((= (). =2),»,.

На последнем участке

- \ ь„„Fo

0 и ПОэтОму

oz„(a" V,-Ч„).F, ."- <,-Ч, )<=c .z " " =

Г»„г

Таким Образом, общая сумма и „)

Я +Я =, g7. +6Z

1- (. pe

= 2 (1(<().

i--О

Формирование Z<(<(0) Осуществляется после сравнения Ч и (V) при дальнейшем развертывании (V). В этом случае выбор приращений д Е из блока памяти осуществляется по обратным кодам (Ч ) „, что соответствует наклонам фуйкции Е„(<()).

Получение Z (9 ) и Еп(Мо) в ниде число-импульснйх кодов позволяет выполнить необходимые в (1), (2), (3) и (4) операции умножения путем сложения соответствующего сомножителя

Х0, У или У, с приходом каждого импульса одного иэ число-импульсных кодов Z (Ч) ), Zz (g0) . Этот принцип умноженйя реализуется на цифровом компараторе 11, представляющем собой накапливающий сумматор параллельного действия, который при решении задачи прямого преобразования координат по (1) и (2), работает как накапливающий сумматор, а при обратном преобразовании выполняет

Функции цифрового компаратора, т.е. устройства, в котором осуществляется вычитание одного кода из другого и накопление получающейся при этом разности, знак которой определяет работу устройства в этом режиме. В этом случае в блоке 11 происходит как бы сравнение сумм поступающих кодов.

При работе преобразователя координат в режиме определения ортогональных составляющих Х и Y вектора (режим A) блок 7 управления обеспечивает прохождение с генератора 1 через ключ 2 импульсов опорной частоты F на первый счетчик 3 аргу0 мента и блок 9 умножения, сложение прямых кодов модуля вектора в цифровом компараторе 11, имеющем m разрядов

До момента сравнения кодов М и (4)) к код Ро заносится в него Z<1(V0) раз. При этом количество импульсов переполнения на его выходе равно

= zz< ai и,

5 1 2п где m — разрядность цифрового компаратора 12.

Заменив Е2(Ч) в (9) выражением (8), получим

10 о (( q - Ро соз 2п+.((10)

В момент появления импульса со схемы 4 сравнения цифровой компаратор 11 блоком управления устанавливается в О и $0 снова суммируется в нем в процессе последующей развертки теперь Уже Z „(V0) раз .

Количество импульсов перейолнения. цифрового компаратора 11 в этом слуран н<-> (12) (13) М Z (VO).óä

2 и) (11)

Заменив н (11) Е . (Чо) выражением (7), получим

<). - Р ) sin 2 и+1

Знаки приближенного равенства в (10) и (12) обусловлены погрешностью кусочно-линейной аппроксимации функции sin Ч, величина которой определяется количеством участков аппроксимации.

Распределение импульсов переполнения цифрового компаратора 11 в суммирующие счетчики 13 и 14, где накапливаются Х и Y а также формирование знаков sign Х и sign Y осуществляется с помощью квадрантного переключателя 12, управляемого кодом номера квадранта в соотнетстнии с логическими выражениями

Х = Ы„. Я„ЧЫ,1, ), Y = Ы .д„ЧИ„О, sign X = ))„+;)

sign Y = Я,1, где @.) и Q2 — состояние соотве тс твенно младшего и старшего разрядов кода

КВ.О

Следует отметить, что время вычисления Х и Y определяется общим

50 временем развертывания Ч в счетчике 3 аргумента, которое равно T = — 2 Ло °

При решении второй задачи (режим В) - построение вектора по сос5 тавляющим XO и Y0z — сначала определяется его аргумент по соотношению (4), затем модуль у в соответствии с (3) . В этом режиме осуществляется поочередное развертывание аргумента

60 Ч(в счетчике 3 и Ч в счетчике 5 и соответственно этому формирование число-импульсных кодов функций

zn Ч1 7

Е„(<2 ) 2 sin п „ на выходе блока

65 9 умножения, Е2(Ц)1) р 2 sin „+„ на

)и . Y(1- J(2 "+1

942004

l0 выходе блока 10 умножения, а также сравнение прямого кода Ч„ с дополнительным кодом (Ч1), по схеме 4 сравнения. Очередность развертывания

Ч„ и Ч определяется знаком накаплйвающего сумматора, работающего теперь в режиме компаратора, к содержимому которого прибавляется код

Уо импульсами 2,1(Ч)1) и вычитается из него код Хо импульсами 2,.(Ч „ ). В соответствии со знаком цйфрового 10 компаратора 11 блок 7 управления подключает опорную частоту Fo через ключ

2 либо на входы счетчика 3 и блока 9 умножения,. либо на входы счетчика .

5 и блока 10 умножения, осуществляет 15 через коммутатор б коммутацию старших разрядов (Ч„.)„ и (Ч;) кодов Ч1 и Ч для выбора соответствующих приращений л Е,. иэ блока 8 памяти.

В начале развертки точка, соотМ;-Х ветствующая значению X sin

0 2 И+1 определяет появление единицы (минуса) в знаковом разряде цифрового компаратора 11. В этот момент за- 25 канчивается развертывание У< и начинается развертывание 9 1 и функции .

Ч З „(Ч )„„Х (Ч )„„-%

Ч sin — =Ч Sin * =Ч -cos Зо

Р+ О Н1 . О до точки, которая соответствует появлению нуля (плюса) в знаковом разРяде цифрового компаратора 11 . Затем З5 .снова продолжается развертка после чего. осуществляется переход к Ч1 и т.д.

Развертывание 9„ и Ч1 заканчивается в момент равенства кодов " =(%) к. (14} по сигналу со схемы 4 сравнения.

Этот момент соответствует равенству так как состояние цифрового компаратора ll в процессе развертки поддерживается равным нулю.

Из условия (14) и соотношения (Ч1),„= 2" -М1 видно, что

Ак Ч; Ч„ (16)

Эаменив 91 в (15) выражением

50 (16), получим

„, i7 Ч„+Р .Ч sin 1 - — -Х S n — 0

0,1п 0 или

Ч„ Jl М„.)1

Ч cos -Х 81п " =О

0 РН 0 t1t

Таким образом, зн аче ние кода в счетчике 3 аргумента в момент сравнения М„ с (Ч1), является искоьым аргументом вектора.

О, если Х0 v О, 1, если Х0 < О, О, если YO > О, 1, если Yo (О.

sign Х =

sign Y =-Процесс,.определения значен ия Я по выражению (3) аналогичен преобразованию координат в первом режиме, Отличие лишь в том, что вместо кода у на входы цифрового компаратора ll подаются коды Х0 и Уо. Производится развертка кода Y от О до.2 в счети чике 3 аргумента и сравнение его с вычисленным значением Ч0, поступающим на схему сравнения из счетчика 5. При этом до момента сравнения Ч и Ч0 импульсами число-импульсного кода Е„(Ч) осуществляется суммирование в цифровом компараторе 11 кода Уо, а после сравнения импуль- сами Z (Y) — суммирование кода Х0.

Импульсы переполнения цифрового комнаратора, общее количество которых равно

У 2,Я )(2 1ф Ч) юЧ sin+Ц 1 +XoeosY.Щ). «Р»

0 подсчитываются в счетчике .14 результата.

Рассмотрим работу устройства по режимам.

В режиме A (вычисление составляющих по модулю и аргументу) триггер 24 блока 7 управления устанавливается в единичное состояние и разРешает прохождение опорной частоты

Fo с генератора 1 через схемы И 15 и ИЛИ 19 ключа 2 на счетчик 3 аргумента и блок 9 умножения. Единичный потенциал триггера 24 подается также на первые входы триггера 27, вторые его входы подключены через элемент

НЕ 25 к выходу схемы 4 сравнения, которая при неравенстве сравниваемых кодов имеет на выходе единичный потенциал. Таким образом, триггер 27 не изменяет своего состояния (эа счет нулевого потенциала на 3-х входах) несмотря на то, что на его счетный вход подается синхрочастота

Fo . Нулевым потенциалом с прямого

Время вычисления Ч определяется общим временем развертки V и Ч1 т= q„(c,.÷,(ñ,= ", (ч, "- v„) = < tF,.

Код номера квадранта V 8 при вычислении Ч формируется квадрантным переключателем 12-по энакаи Х и Y в соответствии с логическими выраIжениями

Q<=(sign Хв) h (sign Yo) YTsign Х, )

P(sign Yo), Q = sign УО1 где Q и Я 1 — состояния младшего и старшего разрядов кода N%8

942004

12 выхода триггер 27 в режиме А подклю- чает через коммутатор 6 кодов к блоку 8 памяти прямой код старших разрядов счетчика 3 аргумента, а,также управляет распределением число-импульсных кодов N<,Nq в два канала через схемы И 42 и 43, в цифровом компараторе 11 Иа вход накапливающе" го сумматора 38 и регистра 37 цифро= вого компаратора через группы схем

И 44.

Время, необходимое для вычисления

Ч, определяется разрядностью исходных кодов iN< и Ny, количеством шагов Ф, тактовой частотой Рз и может быть найдено по выражению (ихр+У р 3

F, так

T т

Таким образом, при одинаковой тактовой частоте и разрядности исходных величин время при вычислении

Ч с помощью прототипа 0 в раз больше, чем с помощью предлагаемого уст- ройства.

Упрощение предлагаемого устройства по сравнению с прототипом достигается за счет уменьшения объема постоянной памяти, где хранятся только коды приращений ЬЕ . Дешифрагор-шифратор прототипа предполагает выщачу кодов функции sin V, соответствующих каждому значению Ч, в диапазоне от 0 до 2 . Затраты оборудования в этом случае значительно больше, чем в предлагаемом устройстве. Так, для

n = 13,16 узлов аппроксимации и требуемой точности преобразования д" = 0,1В в блоке 8 памяти предлагаемого устройства необходимо хранить 16 значений приращений д а в прототипе — около 2"о .

Таким образом, изобретение поз- воляет улучшить технико-экономические показатели преобразователя координат за счет сокращения оборудования примерно на 15-20В и увеличения быстродействия в несколько раэ.

Формула изобретения

1. Цифровой преобразователь координат, содержащий генератор импульсов, ключ, первый счетчик аргумента, два блока умножения, два суммирующих счетчика, компаратор и блок управления, причем выход генератора импульсов соединен с входом ключа, первый выход которого .соединен с входом первого счетчика аргумента, первый выход компаратора соединен с первым входом блока управления, первый выход которого соединен с управляющим входом ключа, о т л и ч а ю щ и йс я тем, что, с целью увеличения быстродействия, в него введены вто- рой счетчик аргумента, схема сравнения, коммутатор, блок памяти и квадрантный переключатель, причем первый выход ключа соединен с первым

5 входом первого блока умножения,второй вход которого соединен с первым входом второго блока умножения и через блок памяти — с выходом коммутатора, управляющий вход которого

10. соединен с вторым выходом блока управления, третий выход которого соединен с управлякшим входом компаратора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков умножения, второй вход второго блока умножения соединен с вторым выходом ключа и входом второго счетчика аргумента, выходы разрядов первого и второго счетчиков аргумента соединены соответственно с первым и вторым входом схемы сравнения, выход которой подключен к второму входу блока управления, выходы старших разрядов счетчиков аргумента соединены соответственно с первым и вторым входами коммутатора, второй выход компаратора подключен к информационному входу квадрантного переключателя, два входа знака и два входа угла которого являются входами преобразователя, третий, четвертый и пятый информационные входы компаратора являются входами задания начальных координат преобразователя, первый, второй и третий, а также четвертый управляющие входы квадрантного переключателя являются соответственно входами начального угла и знака начальных координат

40 преобразователя.

2. Преобразователь по п. 1, о тличающийс я тем, что квадрантный переключатель содержит восемь элементов И и четыре элемента

45 ИЛИ, первьи входы первого и второго элементов И соединены с первым и вторым информационными входами квадрантного переключателя, первый вход знака которого соединен с первыми входами третьего, четвертого, пятого и шестого элементов И и вторыми входами первого и второго элементов И, вторые входы третьего и четвертого элементов И соединены со вторым входом знака квадрантного переключателя, первый информационный вход которого соединен с вторыми входами пятого и шестого элементов И, выходы которых соединены с первыми входами первого и второго элементов ИЛИ,вторые входы которых соединены с. выходами первого и второго элементов И соответственно, выходы первого и второго элементов ИЛИ являются вы,ходами квадрантного переключателя, ,выходы третьего и четвертого элемен942004

14

13 тов И соединены с входами третьего элемента ИЛИ, выход которого и второй вход угла квадрантного переключателя соединены с выходами знака квадрантного переключателя, первый и второй входы знака которого соединены соответственно с первыми и вто1 рыми входами седьмого и восьмого элементов И, выходы которых соединены с входами четвертого элемента

ИЛИ, выход которого и первый вход .знака квадрантного переключателя соединены с выходами угла квадрантного переключателя.

3. Преобразователь по п. 1, о тл ичающ ийс я тем, что блок управления содержит три триггера, элемент НЕ и элемент И, причем первые входы первого и второго триггеров соединены с входами задания режима блока управления, вторые входы триггеров соединены соответственно с первым и вторым входами блока управления, выходы первого и второго триггеров соединены с первым и третьим выходами блока управления, выход первого триггера соединен с первым входом третьего триггера, второй вход которого соединен с выходом элемента НЕ и первьм входом элемента И, второй и третий входы которого соединены соответственно с инверсным выходом третьего триггера и входом тактовой частоты

1О третьего триггера, соединенного с тактовым входом блока управления, вход элемента HE и выход элемента И соединены соответственно с вторым входом и четвертым выходом блока

15 управления, вторым выходом которого являются выходы первого и третьего триггеров.

Источники информации принятые во внимание при экспертизе

2О 1. Патент CEJA 9 3952187, кл. 235-152, опублик. 1976.

2. Авторское свидетельство СССР

Р 453690 кл. G 06 F 7/38, 1974 (прототип).

942004

АуаУ 8супА иг.Х

Составитель А.. Зорин

Редактор. И. Михеева Техред Ж. Кастелевич Корректору. Пономаренко

Эаказ 4841/39 Тнраа 731 Подписное

ВНИИПИ Государственного коуиитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Мкгород, ул. Проектная, 4