Устройство для формирования команд с аппаратной организацией циклических программ

Устройство для формирования команд с аппаратной организацией циклических программ

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОВРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Саюз Советскнк

Сацналнстнчвскни рвслубянк iii 942018 (51)М. Кл. (61) Дополнительное к авт. свид«ву (22)Заявлено 25,12.79(21) 2858399/18-24 с присоеаинением заявки J%G 06 F 9/Об

Рауаарствееыб канвтет

CCCP ав диан вмврвтенив в Открытий (23) Приоритет

Опубликовано 07.07 82. Бюллетень М 25 (53) УДК681 325 (088. 8) Дата опубликования описания 07.07.82 (72) Авторы изобретения

6.Х.Сахин и А.Н.Багаев (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ ФОРИИРОВАНИЯ КОМАНД

С АППАРАТНОЙ ОРГАНИЗАЦИЕЙ ЦИКЛИЧЕСКИХ

ПРОГРАИМ

Устройство может быть использовано в области вычислительной техники, в частности, в блоке центрального процессора, который Формирует поток команд для устройсТва управления и исполнительных устройств, а также осуществляет быстрое выполнение ветвлений на циклических программах.

Известно устройство формирования команд с аппаратной организациеи циклических программ, содержащее бу:фер команд из восьми регистров, бу1фер перехода, регистры верхней и нижней границ, считывания, адреса дешифрируемой команды, регистр операций, . коммутатор командных слов D );

Недостатком такого устройства. является возможность выхода устройства из цикла иэ-за наличия условных операторов внутри номанды, образующей 20 тело цикла.

Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство Фор-.

2 мирования команд, входящее в состав центрального процессора с поточной организацией выполнения команд, со держащее регистр адреса, адресный сумматор, регистр адреса команды, регистр смещения, регистр базы, содержащий множество регистров, узел подготовки команды, второй регистр команды, узел коммутации данных, буферную память 12 ..

Снижение быстродействия при ветвлениях на циклических программах является недостатком известного устройства.

Цель изобретения - увеличение быстродействия центрального процессора в целом за счет исключения разрывов а потоке дешифрируемых команд при выполнении команд ветвления, с помощью которых организуются программные циклы.

Поставленная цель достигается тем, что в устройство для формирования команд с аппаратной реализацией

3 9420 циклических программ, содержащее блок адресной памяти, адресный вход которого является первым адресным входом устройства, счетчик номера сектора, первый управляющий вход которого соединен с управляющим выходом блока адресной памяти, а первый разрядный выход -.с управляющим входом блока адресной памяти, блок буферной па-, мяти команд, блок памяти битов зна- 1о чимости, блок памяти битов ожидания, адресные входы которых соединены со вторым адресным входом устройства, информационный вход блока буферной памяти команд является информационным 15 входом устройства, первый коммутатор, счетчик считывания, первйй, второй разрядные выходы которого соединены с первым входом первого коммутатора и с первыми входами считывания блоков памяти битов значимости и ожидания соответственно, регистр очередного сектора, регистр адреса назначения, первые информационные входы которых соединены со вторым разрядным выходом 5 счетчика номера сектора, вторые информационные входы регистра очередного сектора и регистра адреса назначения и второй вход первого коммутатора соединены с информационным выходом блока адресной памяти, разрядный выход регистра очередного сектора соединен с третьим входом первого коммутатора, выход которого соединен со входом считывания блока буферной памя35 ти команд и с информационным входом счетчика считывания, а разрядный вы" ход регистра адреса назначения соединен со вторыми входами считывания блоков памяти битов значимости и ожи40 дания и с выходом адреса назначения устройства, первый, второй,третий и четвертый регистры команд, информационные входы которых соединены с первым выходом блока буферной памяти команд, узел распаковки командных слов, 45 каждый информационный вход которого соединен с разрядным выходом соответствующего регистра команд, блок триггеров значимости команд, нулевой вход которого соединен с блокировочным вы- 5О ходом блока буферной памяти команд, вход сброса блока триггеров значимости команд соединен с обнуляющим выходом узла распаковки командных слов, а выход соединен со входом значимости 55 узла распаковки командных слов, первый элемент ИЛИ, выход которого является индикаторным выходом устройст18

4 ва,. первый вход элемента ИЛИ соединен с выходом блока памяти битов ожидания, второй вход первого элемента ИЛИ и единичный вход блока триггеров значимости команд соединен с выходом блока памяти битов значимости, дешифратор длины команды, первый регистр индекса команды, сумматор индекса команды, первый вход которого соединен с выходом дешифратора длины команды, а выход соединен с первым информационным входом первого регистра индекса команды, сумматор индекса перехода, первый вход которого, вход дешифратора длины команды и командный выход устройства соединены с выходом узла распаковки командных слов, первую схему сравнения, выход которой является первым управляющим выходом устройства второй регистр индекса команды, разрядный выход которого соединен с первым входом первой схемы сравнения, второй коммутатор, выход которого является индексным выходом устройства и соединен со вторым информационным входом первого регистра индекса команды, разрядный выход которого соединен со вторыми входами сумматора индекса. команды, сумматора индекса перехода, первой схемы сравнения и с управляющим входом узла распаковки командных слов, третий и четвертый регистры индекга команды, разрядные выходы которых соединены с первым и вторым входами второго коммутатора соответственно, введены первый буферный регистр индекса, вызвавшей цикл, второй буферный регистр индекса, дешифратор команды, вторая, третья и четвертая схемы сравнения, второй элемент ИЛИ, первый регистр адреса, первый буферный регистр, второй регистр адреса, третий буферный регистр индекса, буферный регистр адреса, третий регистр адреса, причем информационные входы первого буферного регистра индекса и второго буферного регистра индекса соединены с разрядным выходом первого регистра индекса команды, разрядные выходы этих регистров соединены с информационными входами второго и третьего регистров индекса команды соответственно, первый вход дешифратора команды соединен с выходом обнуления узла распаковки командных слов, выход этого дешифратора соединен с управляющим входом первой схемы сравнения, второй вход дешиф942018 ратора команды соединен с выходом второй схемы сравнения и со вторым управляющим выходом устройства, первые входы третьей и четвертой схем сравнения соединены со вторым разрядным выходом счетчика номера сектора, входы второго элемента ИЛИ соединены с выходами. третьей и четвертой схем сравнения, выход второго элемента ИЛИ соединен со вторым управляющим входом счетчика номера сектора, разрядный выход буферного

|регистра соединен.с четвертым входом первого коммутатора, разрядный выход первого регистра адреса соединен с пятым входом первого коммутатора и со вторым входом третьей схемы сравнения, информационный вход второго регистра адреса соединен с первым входом второй схемы сравнения, с первым информационным входом первого регистра адреса, с информационным входом буферного регистра и со вторым разрядным выходом счетчика считывания, первый информационный вход третьего буферного регистра индекса является индексным. входом устройства, второй информационный вход третьего буферного регистра индекса соединен с выходом сумматора индекса перехода, разрядный выход третьего буферного регистра индекса соединен с информационным входом четвертого регистра индекса команды, с третьим входбм второго коммутатора, с индексным входом блока адресной памяти и со вторым информационным входом первого регистра адреса, первый информационный вход буферного регистра адреса соединен с разрядным выходом второго регистра адреса, второй информационный вход буферного регистра адреса соединен с разрядным выходом первого регистра индекса команды, информационный вход третьего регистра адреса соединен с разрядным выходом буферного регистра адреса, разрядный выход третьего регистра адреса соединен со вторыми входами второй и четвертой схем сравнения, На фиг.1 представлена схема предлагаемого устройства; на фиг.2структурная схема узла распаковки командных слов; на Фиг.3 -.структур.ная схема узла управления первичной коммутацией; на фиг ° 4 - схема узла выработки значимости; на фиг.5 - схема узла управления обнулением.

В устройство (фиг.1). входят первая схема 1 сравнения, второй коммутатор 2, второй регистр 3 индекса команды, третий регистр 4 индекса команды, четвертый регистр 5 индекса команды, первый буферный регистр 6 индекса, второй буферный регистр 7 индекса, третий буферный регистр 8 индекса, дешифратор 9 команды, вто10 рая схема 10 сравнения, сумматор 11 индекса перехода, дешифратор 12 длины команды, узел 13 распаковки командных слов, сумматор 14 индекса коман- ды, первый регистр 15 команд, второй

15 регистр 16 команд, третий регистр 17 команд, четвертый регистр 18 команд, блок 19 триггеров значимости команд, первый элемент ИЛИ 20, первый регистр

21 индекса команды, третий регистр 22

zo адреса, буферный регистр 23 адреса, второй регистр 24 адреса, блок 25 буферной памяти команд, блок 26 памя-. ти битов значимости, блок 27 паюти битов ожидания, первый коммутатор

2s 28, счетчик 29 считывания, регистр

30 адреса назначения, буферный регистр 31, первый регистр 32 адреса, регистр 33 очередного сектора, третья схема 34 сравнения, четвертая схема зо 35 сравнения, второй элемент ИЛИ 36, счетчик 37 номера сектора, блок 38 адресной памяти, первый управляющий выход 39, второй управляющий выход.40:,. индексный вход 41, команднйй выход 42,. индикаторный выход 43, индексный выход 44, информационный вход 45, второй адресный вход 46 устройства, вы.ход 47 адреса назначения, первый ад ресный вход 48 устройства.

Структурная схема узла распаковки командных слов (фиг.2) содержит узел

49 управления первичной коммутацией, коммутатор 50, узел 51 выработки значимости, узел 52 управления обнулением командных слов, Структурная схема узла управления первичной коммутацией (фнг.3) содержит элемент ИЛИ 53, элемент НЕ 54, . элемент И 55, элемент ИЛИ 56, элемент НЕ 57.

Схема узла выработки значимости (фиг.4) содержит элемент ИЛИ 58, группу элементов И 59, два .дешифратора 60 и 61, элемент И 62, элементы

НЕ 63 и 64, элементы ИЛИ 65 и 66, группу элементов И 67, группу элементов И 68, элемент И 69, триггер 70, элемент ИЛИ 71, элементы И 72 и 73, элемент НЕ 74.

7.94201

Схема узла управления обнулением (фиг.5) содержит группу элементов

ИЛИ 75, группу элементов И 76, элементы НЕ 77, 78 и 79, триггер 80.

Устройство работает следующим об" разом., Программы пользователей и опера,ционной системы представляют собой совокупность процедур, организованных в сегменты произвольной длины. До- !О ступ к требуемой информации осуществляется через таблицы управляющих слов-дескрипторов. В общем случае. дескриптор содержит базу - адрес начала сегмента некоторой процедуры, 15 и, количество - величину, определяющую размер сегмента. Положение эле- . мента информации внутри сегмента апределяется его смещением относительно базы, т.н, индексом„ 20

Каждый командный сегмент соответствующей процедуры логически делится на секторы по 16 слов. Последние секторы могут быть неполными. Блок 25, входящий в состав устройства, являет- 25 ся памятью секторного типа, также логически делится на равные секторы по

16 слов и содержит 32 сектора. Любой сектор операти внай памяти может быть размещен в любам секторе блока 25. Соот- зв ветствие между секторами по оперативной и буферной памяти устанавливается с помощью блока 38. Ячейки блока 38 состоят из пар регистров база-индекс так, что каждая пара хранит базу сегмента, информация которого размещена в соответствующем секторе блока 25; и индекс - смещение сектора относительно базы.

Подкачка информации из оперативной памяти в буферную производится блоками по четыре слова. Наличие требуемой информации в блоке 25 опре1еляется индикаторами значимости регистров блока 38, блоком 26 и блоком 27.

Значимость блока 38 означает, что соответствующий сектор блока 25 выделен под размещение в нем информации, сегментная база которой, а также индекс сектора этой информации хранятся в соответствующей ячейке блока 38.

Блоки 26 и 27 являются прямоадресуемыми, количество их ячеек равно количеству секторов блока 25. Каждая ячейка 26 и 27 хранит по четыре би55 та, позиции которых соответствуют номерам блоков в секторе. Единица в .некотором разряде блока 26 означает

8 8 занятость соответствующего блока 25.

Единица в разряде блока 27 означает, чта на соответствующий блок выдан запрос в оперативную память, Регистры блока 38 и секторы блока

25 назначаются по счетчику 37, Ма линейных участках программы команды вызываются из оперативной памяти блока 25 с некоторым опережением по отношению к уровню дешифрации команд. При этом база командного сегмента через адресный вход 48 устройства, а индекс требуемой информации через индексный вход 41 устройства и буферный регистр 8 поступают на базовый и индексный входы блока 38, где сравниваются одновременно со всеми парами регистров база-индекс. Состояние индикаторного выхода блока 38 указывает произошло сравнение с одной из пар база-индекс или нет. Если сравнения нет, то счетчик 37, который хранит номер сектора, подлежащий замещению, передает ега на регистр 30.

На другой вход регистра 30 поступают разряды, означающие номер блока в секторе, с выхода блока 38. Составленный таким образом адрес поступает на выход 47 адреса назначения устройства и вместе с исполнительным адресом участвует в Формировании запроса к оперативной памяти. В дальнейшем адрес назначения будет сопровождать информацию, вызванную из оперативной памяти, в качестве адреса записи в блок 25. После выдачи запроса в оперативную память по адресу, который хранится на регистре 30, обнуляются ячейки блоков 26 и 27, кроме разряда соответствующего вызываемоЬ му блоку, который .устанавливается в единицу. Далее состояние на базовом и индексном входах блока 38 записывается в соответствующую пару регистрав база-индекс по выходу счетчика 37, после чего счетчик 37 изменяет свое значение на единицу, Если же произошла сравнение с одной из пар база-индекс, о код с выхода блока 38 поступает на регистр 30.

Содержимое этого регистра является адресом, па каторому считываются из блоков 26 и 27 соответствующие биты значимости и ожидания, которые поступают на t ервый элемент ИЛИ 20. Наличие битов значимости или ожидания, на что указывает значение индикаторна:-о выхода 43, вызывает прерывание запроса в оперативную память. Отсут

9 ,942018 10 составляет восемь байтов. Команды з представляют собой плотно упакованный байтовый массив, длина команд перется менна и кратна байту. Узел 13 выде" т- s ляет пять байтов из дешифрируемой а- пары регистров 15-18 так, что код операции выделенной команды оказыва ется прижатым влево. Номер левого

ы- байта относительно базы командного и- 16 сегмента определен регистром 21. Ре" т- гистр 21 управляет распаковкой регистров 15-18 и формирует на командиз ном выходе 42 поток команд с,плотносз тью одна команда за такт на линейных о- И участках программы. Дешифратор 12 ем после анализа кода операции вырабатым вает величину приращения, которую с" необходимо просуммировать на суммаи- торе 14 с регистром 21, чтобы перейов m ти к распаковке следующей команды. за- После полной дешифрации одного из к регистров 15, 16 или 17, l8 узел 13 за- по обнуляющему выходу изменяет сос27 - тояwe блока l9 триггеров, что npul$ водит к считыванию очередного команля- дного слова из блока 25 на один из освободившихся регистров l5-18.

Команды ветвления, в выполнении д- которых участвует предлагаемое устно ройство, можно разделить на три типа:

26 1) команды типа БП - безусловный переход, а 2) команды типа УП - условный пе" реход, 3) команды типа КЦ - конец цикла.

Формат команд ветвления включает о- код операции и дельту перехода " вез . личину, определяющую на какое колиу- чество команд (в байтах) от дешифри4О - руемой команды ветвления необходимо перейти программе. Левый бит дельты перехода знаковый и указывает направс- ление ветвления (вперед или назад по программе). ствие битов значимости и ожидания приводит к считыванию информации и оперативной памяти, при этом в качестве адреса назначения используе содержимое регистра 30, в соответс вующие биты блоков 26 и 27 записыв ются нуль и единица соответственно

Создание необходимого запаса ко манд для дешифрации исключает разр вы в потоке команд, связанные с ож данием информации на линейных учас ках программы.

Четыре слова блока, вызванного оперативной памяти, поступают чере информационный вход 45 в блок-25 и следовательно друг за другом, прич каждое слово сопровождается адресо . назначения, поступающим через адре ный вход 46, Адресный вход 46 соед нен также с адресными входами блок

26 и 27, вследствие чего вместе с писью последнего слова блока в бло

25 в соответствующий бит блока 26 писывается единица, а в бит блока нуль.

Считывание из блока 25 осуществ ется по управляющему счетчику 29.

Один из выходов счетчика 29 через коммутатор 28 подключен ко входу а реса считывания из блока 25, а дру гой - ко входам считывания блоков и 27. После очередного считывания слова из блока 25 значения счетчик

29 увеличивается на единицу. Когда все слова некоторого сектора блока

25 считаны на дешифрацию, часть счетчика 29, означающая номер сект ра, обновляется с регистра 33 чере коммутатор. Код на регистр 33 пост пает с выхода счетчика 37 или с вы хода блока 38 при предварительном считывании нулевого блока сектора.

Таким образом, всегда заранее изве тен сектор, в котором размещается продолжение программы.

Слова считанные из блока 25, по. ступают поочередно на регистры 15, 16 или 17, 18. Обе пары регистров команд 15, 16 и 17, 18 равнозначны, выбор пары для приема командных слов меняется при выполнении ветвлений.

Одновременно со считыванием командного слова из блока 25 из блока 26 считывается соответствующий бит и .блок 19 триггеров устанавливается в положение, означающее занятость соответствующих регистров 15-18, выходы которых подключены к узлу l3. Длина слова в блоке 25, регистрах 15-18

По командам БП происходит безус" ловная передача управления, команды

УП являются типичными командами "переход по условию", команды КЦ используют так называемое "индексное слово". Индексное слово содержит три значения: текущий индекс, шаг приращения и предел. Команды КЦ проверя" ют, не превосходит ли текущий индекс предела и, если ответ удовлетворительный, модифицируют текущий индекс на шаг приращения и передают управление команде по адресу перехо да, заданному в команде КЦ. Если те-, 11: 9420 кущий индекс достиг предела, управ- ление передается очередной команде.

Команды КЦ удобно применять для. организации циклов типа ДЛЯ А ШАГ В ., ДО С ЦИКЛ Д, команды УП для организации условных операторов и циклов типа ДЛЯ А ПОКА В ЦИКЛ Д.

При появлении на выходе узла 13 команды ветвления на сумматоре 11 происходит формирование индекса пе- 1О рехода и прием его на буферный регистр 8. Выход буферного регистра 8 подключен к индексному входу блока

38 и вместе с базой текущей процедуры, поступающей на адресный вход 48, фор- 1з мирует адрес обращения к буферной памяти. Далее происходит анализ на присутствие .требуемой информации в блок 25 и считывание ее, если результат аяализа положительный, на соот- zo ветствующий регистр 15-18, назначенный под ветвление. При командах типа

БП или КЦ происходит смена пары регистров 15, 16 или 17, 18 не только по подкачке информации из блока 25, 2s но и по дешифрации. При команде УП смена пары регистров 15, 16 или 17, 18 происходит лишь по подкачке, Старое значение счетчика 29 хранится на буферном регистре 31 во время подкач- зв ки двух слов команд по .новой ветви °

Это старое значение указателя считывания потребуется для продолжения подкачки командных слов в направлении на провал до выяснения условия перехода, для чего адрес из счетчика 29 поступает на буферный регистр 31, а адрес с буферного регистра .31 поступает через коммутатор 28, счетчик 29, и таким образом, до выясяения условия о ветвления непрерывно осуществляется условная дешифрация команд в направлении на пров;-.л. Если условие перехода выполнилось, происходит отмена условно расшифрованных команр,.смена пары регистров 15, 16 или 17, 18 по дешифрации, и адрес с буферного регистра 31 вновь поступает через коммутатор 28 на счетчик 29. Таким образом, устройство начинает дешифрацию команд в направлении на переход, В обычном режиме появление команды ветвления на командном выходе 42 приводит к разрыву в потоке дешифрируемых команд, минимальное время которого определяется временем обращения через блок 38 к блоку 25, Выполнение циклических участков программ характеризуется многократ-.!

8 ным повторением набора команд, образующих тело цикла, Команда, KOTGрая замыкает цикл, является обычно командой ветвления, анализирующей условие конца цикла. Такая команда (КЦ или УП) называется "командой, вызвавшей цикл", Когда дешифрируется .команда ветвления типа КЦ или УП с отрицательной дельтой перехода, делается предположение, что организуется цикл. При этом до выяснения условия перехода на буферном регистре

8 запоминается индекс перехода, на буферном регистр 6 - индекс самой команды ветвления, на буферном регистре 7 индекс команды, следующей за командой ветвления. Кроме того, на буферной регистре 23 запоминается адрес слова по блоку 25, содержащего команду ветвления. Младшие разряды, означающие номер слова в секторе, поступают с регистра 21, а старшие, означающие номер сектора, -"с выхода регистра 24, содержимое которого обновляется со счетчика 29 при переходе дешифрации на новый сектор.

Если при анализе условия ветвления выясняется, что необходимо выполнить переход, происходит перепись информации с буферных регистров 6,7, 8 и 23 на регистры 3,4,5 и 22 соответственно. Кроме того, после установки адреса ветвления на счетчик 29 происходит передача на регистр 32 пяти разрядов, означающих номер сектора, с счетчика 29 и разрядов, означающих номер слова в секторе, с регистра 8. При этом устройство переходит в режим работы "Цикл", который включает в работу схемы 1, !О, 34 и

35 сравнения.

В режиме "Цикл" происходят повторное выполнение команд, начиная с первой команды цикла, до команды, вызвавшей цикл. При считывании из блока 25 слова, которое содержит команду, вызвавшую цикл, срабатывает схема 10 сравнения, что характеризуется появлением сигнала на втором управляющем выходе 40 и вызывает следующие действия. Оодержимое регистра 32 передается на счетчик 29 через коммутатор 28. Одновременно с изменением значения триггера 19 при считывании последнего слова цикла выход схемы 1О сравнения вызывает изменение в дешифраторе 9, т.е. при дешифрации соответствующего слова

13 9420 будет известно, что это слово содержит команду, вызвавшую цикл. Направление подкачки командных слов из блока 25 изменяется, первые команды цикла поступят на новую пару регистров

15, 16 или 17,,)8 на фоне дешифрации команд из старой пары. Таким образом, к моменту дешифрации команды, вызвавшей цикл, первые команды цикпа будут считаны иэ блока 25 и готовы-для их 1р деши фрации.

Момент дешифрации команды, вызвавшей цикл, устанавливается первой схе" мой 1 сравнения, что характеризуется

;выработкой управляющего сигнала на первом управляющем выходе 39 и вызывает следующие действия, Выход регистра 5 через второй коммутатор 2 посту" пает на регистр 21. Направление дешифрации команд изменяется, узел 13 переключается на новую пару регистров 15, 16, или 17, 18, где уже хранятся первые команды цикла. Таким образом, после дешифрации команды ветвления, вызвавшей цикл, на командный выход 42 без перерыва поступает первая команда цикла. До выяснения усло вия перехода производится условная дешифрация первых команд цикла, Если выясняется, что был необходим переход на начало цикла, условные команды переводятся в обычные. Если в результате анализа условия перехода оказалось, .что необходимо "выйти из цикла, условно расшифрованные команды отменяются, режим "Цикл" снимается, выход регистра 4 через коммутатор 2 поступает на регистр 21 и на индексный выход 44 для смены программного счетчика команд. По счетчику команд начнется .подкачка командных слов из

4Облока 25 (установка счетчика 29 произойдет через индексный вход 41,буферный регистр 8, блок 38 и коммутатор 28)> начиная со слова, которое содержит продолжение программы после цикла, В режиме "Цикл" секторы, содержащие команды начала и конца циклической программы, защищены от замещения.

Выбор сектора, который необходимо выделить под новую информацию, происходит по счетчику 37. Момент сравнения счетчика 37 с регистрами 32 или 22 фиксируется схемами 34 и 35 сравнения соответственно, выходы которых через второй элемент ИЛИ 36 .. поступают на счетчик 37 и вызывают увеличение его на единицу, Вследст18 и вие этого начало и конец цикла всег" да находятся в блоке 25, что обеспе.чивает быстрый доступ к требуемой командной информации.

Формула изобретения

Устройство для формирования команд с аппаратной организацией цик.лических программ, содержащее блок адресной памяти, адресный вход кото" рого является первым адресным входом устройства, счетчик номера сектора, первый управляющи% вход которого соединен с управляющим выходом блока адресной памяти, первый разрядный выход - с управляющим входом блока адресной памяти, блок буферной памяти команд, блок памяти битов значимости, блок памяти битов ожидания, адресные входы которых соединены со вторым адресным входом устройства, а информационный вход блока буферной памяти команд является информационным входом устройства, первый коммутатор, счетчик считывания первый, второй разрядные выходы которого соединены с первым входом первого коммутатора и с первыми входа " ми считывания блоков памяти битов значимости и ожидания соответственно, регистр очередного сектора, ðåгистр адреса назначения. пеовые инфоомационные входы котооых соедине" ны со втооым оазояядным выходом и счетчик номеоа сектооа, втооые ынфоомационные входы оегистоа очередного сектооа и оегистоа адоеса назначения и втооой вход пеового. коммутатора .соединены с информационным выходом блока адресной памяти, разрядный выход регистра очередного сектора соединен с третьим входом первого коммутатора, выход которого соединен со входом считывания блока буферной памяти команд и с информационным входом счетчика считывания разрядный выход регистра адреса назначения соединен со вторыми входами считывания блоков памяти и битов значимости и ожидания и с выходом адреса назначения устройства, пер" вый, второй, третий и четвертый регистры команд, информационные входы которых соединены с первым выходом блока буферной памяти команд,. узел распаковки командных слов,, каждый информационный вход которого соеди942018 1б нен с разрядным выходом соответствующего регистра команд, блок триггеров".значимости команд нулевой вход которого соединен с блокировочным выходом блока буферной памяти команд, вход сброса блока триггеров значимости команд соединен с обнуляющим выходом узла распаковки командных слов, а выход соеди" нен со входом "íà÷èìîñòè узла распаковки командных слов, первый эле мент ИЛИ, выход которого является индикаторным выходом устройства,первый вход элемента ИЛИ соединен с выходом блока: памяти битов ожидания, второй вход первого элемента ИЛИ и еДиничный вход блока триггеров зна.чимости команд соединены с выходом блока памяти битов значимости, дешифратор длины команды, первый регистр индекса комайды, сумматор ин-. декса команды, первый вход которого соединен с выходом дешифратора длины команды, а выход соединен с первым информационным входом первого регистра индекса команды, сумматор индекса перехода, первый вход; кото рого, вход дешифратора длины команды и.командный выход устройства соединены " выходом узла распаковки командных слов, первую схему сравнения, выход которой является первым управляющим выходом устройства, второй регистр индекса команды, разрядный выход которого соединен с первым входом первой схемы сравнения, второй коммутатор, выход которого является индексным выходом устройства исоединен со вторым информационным входом регистра индекса команды, разрядный выход которого соединен со вторыми входами сумматора индекса команды, сумматора индекса перехода,,первой схемы сравнения и с управляющим входом узла распаковки командных слов, третий и четвертый регистры индекса команды, разрядные выходы которых соединены с первым и вторым входами второго коммутатора соответственно, о т л и ч à ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит первый буферный регистр индекса, второй буферный регистр индекса, первый дешифратор команды, вторую, третью и четвертую схемы сравнения, второй элемент ИЛИ, первый регистр адреса, первый буферный регистр, второй регистр адреса, третий буферный регистр индекса, бу5

1О

zo

25 зо

35 ю

55 ферный регистр адреса, третий регистр адреса, причем информационные входы первого буферного регистра индекса и второго буферного регистра индекса соединены с разрядным выходом первого регистра индекса команды, разрядные выходы этих регистров соединены с информационными входами второго и третьего регистров индекса команды соответственно, первый вхс, дешифратора команды соединен с выходом обнуления узла распаковки командных слов, выход этого дешифратора соединен с управляющим входом первой схемы сравнения, второй вход дешифратора команды соединен с выходом второй схемы сравнения и со вторым управляющим выходом устройства, первые входы третьей и четвертой схем сравнения соединены со вторым разрядным выxn àì счетчика номера сектора, входы второго элемента ИЛИ соединены с выходами третьей и четвертой схем сравнения, выход второго элемента ИЛИ соединен со вторым управляющим входом счетчика номера сектора, разрядный выход буферного регистра соединен с четвертым входом первого коммутатора, разрядный выход первого регистра адреса соединен с гятым входом первого коммутатора и со вторым входом третьей схемы сравнения, информационный вход второго регистра адреса соединен с первым входом второй схемы сравнения, с первым информационным входом первого регистра адреса, с информационным входом буферного регистра и со вторым разрядным выходом счетчика считывания, первый информационный вход третьего буферного регистра индекса является индексным входом устройства, второй информационный вход третьего буферного регистра индекса соединен с выходом сумма.тора индекса перехода, разрядный выход третьего буферного регистра индекса соединен с информационным входом четвертого регистра индекса команды, с третьим входом второго коммутатора, с индексным входом блока адресной памяти и со вторым информационным входом первого регистра адреса, первый информационный вход буферного регистра адреса соединен с разрядным выходом второго регистра адреса, второй информациочный вход буферного регистра адреса соединен с разрядным выходом первого регистра индекса команды, информационный

17,94 вход третьего регистра адреса соединен с разрядным выходом буферного регистра адреса, разрядный выход третьего регистра адреса соединен со вторыми входами второй и четвертой схем сравнения.

2018 18

Источники информации, принятые во внимание при экспертизе

1. Патент США Ф 3490005, кл. 340,172.5, опубгик.1970. з 2. Патент. США Р 3840861, кп. 340,172.5, 1974 (прототип).

942018

Составитель М.Кудряшов

Редактор T.Макаревич Техред Х;. Кастелевич Корректор У. Понома

Заказ 4841/39 Тираж 731 Подписное

8НИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауаская наб., д.4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4