Устройство для вычисления оптимальных параметров микроэлектронных схем

Устройство для вычисления оптимальных параметров микроэлектронных схем

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик (» 942046 (61) Дополнительное к авт. свнд-ву(22) Заявлено 30. 1О. 80 (21) 3221659/18-24 с присоединением заявки,% (23) Приоритет—

С 06 F 15/46

)Ьсударствснный квинтет во делами им1ретеннй и втнрытнй

Опубликовано 07 07.82 ° Бюллетень ¹ 25 (53) УДК 681.325.. 22 (g 88. 8) Дата опубликования описания 07 07.82 (72) Авторы изобретения

Ф.Ф. Колпаков, E. А. Милькевич, В, A. Шевелев и A.F.Ñû÷åâ

Харьковский ордена Ленина авиационный институт им. Н.Е.Жуковского (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОПТИМАЛЬНЫХ

ПАРАМЕТРОВ МИКРОЭЛЕКТРОННЫХ СХЕМ

Изобре ени-= u! - ;. ится к вы -Ivc— лительной технике и может оыть использовано для определения оптимальных параметров микроэлектронных схем при их разрабо-ке и проектировании.

Известно от ойство, содержащее блок формирования управляющих сигналов, генератор тактовых импульсов, распределитель опроса параметров модели, элементы коммутации, блок о физической модели, блок контроля выходных параметоов физической модели, блск памяти параметров отказов по параметрам, блок сдвиговых регистров, блок счетчиков формирова15 ния допусковой области, блок регистров коррекции положения допусковой области, блок выдачи команд проверки работоспособности 1). го

Однако в данном устройстве не учитываются особенности технологических операций подготавливаемых схем.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее блок памяти, блок хранения матриц и последовательно соединенные блок регистрации, блок умножения. первый сумматор, блок деления, управляемый блок умножения, второй сумматор, блок сравнения и компаратор, причем первый выход блока хранения матриц подключен к второму входу управляемого блока умножения, а второй его выход связан с первым входом блока регистрации, вход блока хранения матриц подсоединен к входу устройства, второй выход управляемого блока умножения связан с вторым входом блока регистрации, выход второго сумматора подключен к входу блока памяти, выход: которого соединен с вторым входом блока сравнения, связанного по выходу с управляющим входом управляемого блока умножения (21, Однако в данном устройстве недостаточно эффективно используется и-Блок 1 предназначен для хранения результатов реализации матрицы пла50 нирования активного эксперимента, которые получают при изготовлении опытной партии микросхем.

Блок 2 служит для записи части данных матрицы, содержащейся B блоке

1 и несущей информации о выходных з 55 в- характеристиках и параметрах компонентов микросхемы, а также для запоминания текущих и окончательных результатов оптимизации этой схемы.

3 <142 ходная информация, которая поступает на вход и используется для построения регрессионной зависимости, связывающей выходные параметры схем и параметры ее компонентов.

Кроме того, в случае проектирования микроэлектронных схем эта информация, обычно представляемая в виде результатов реализации матрицы планирования активного эксперимента, который может быть легко реализован при изготовлении опытной партии проектируемых схем, содержит сведения не только о параметрах компонентов в выходных характеристиках схемы, а также о статистических и функциональных связях этих параметров и характеристик, но и об особенностях технологических операций техпроцесса изготовления этих схем, что никаким образом не учитывается в известных устройствах оптимизации.

К этому следует также добавить, что известное устройство предполагает моделирование электронной схемы путем автоматической сборки физической модели, а это практически неприемле-, мо при проектировании микроэлектронных схем, так как вносит большую погрешность в конечный результат изза неадекватности физической модели и реальной микросхемы.

Цель изобретения - повышение достоверности получаемых результатов при работе устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок памяти оптимизируемого параметра, блок хранения исходных данных, первый блок умножения, выход которого соединен с входом первого сумматора, выход которого соединен с входом блока деления, второй блок умножения, второй сумматор, блок сравнения оптимизации," блок сравнения с константой и блок памяти параметров компонентов, выход которого соединен с первым входом первого блока умножения и с первым выходом устройства, информационный вход блока хранения исходных данных является входом устройства, первый и второй выходы блока хранения исходных данных подключены соответственно к первому информационному входу блока памяти параметров компонентов и к первому входу второго блока умножения второй вход которого и вход блока сра нения с константой соединены с выходом блока сравнения оптимизации, третий вход второго блока умножения сое

046 4 динен с выходом блока деления, первый выход подключен к второму информационному входу блока памяти параметров компонентов, второй выход второго блока умножения соединен с входом второго сумматора, выход которого подключен к первому входу блока сравнения оптимизации и к входу блока памяти оптимизируемого параметра, выход которого соединен с вторым входом блока сравнения оптимизации, введены триггер, блок памяти параметров технологических операций и узел задержки, вход которого соединен с выходом блока деления, а выход подключен к четвертому входу второго блока умножения, первый и второй информационные входы блока памяти параметров технологических операций сое о динены соответственно с первым выходом блока хранения исходных данных и с первым выходом второго блока умножения, выход блока сравнения с константой подключен к счетному входу триггера, первый выход которого соединен с управляющим входом блока памяти параметров компонентов, второй выход триггера подключен к управляющим входам блока хранения исходных данных и блока памяти параметров технологических операций, выход которого соединен с вторым входом первого блока умножения и с вторым выходом устройства.

На чертеже представлена схема

3s предлагаемого устройства.

Схема включает блок 1 хранения исходных данных, блок 2 памяти параметров компонентов, блок 3 памяти параметров технологических операций, 40 блок 4 умножения, сумматор 5, блок б деления, узел 7 задержки, блок 8 умножения, сумматор 9, блок 10 памяти оптимизируемого параметра, блок

11 сравнения оптимизации, блок 12

45 сравнения с константой, триггер 13, вход 14 и выходы 15 и 1á устройства.

942046

Блок 3 предназначен для записи части данных матрицы, содержащейся в блоке 1 и несущей информацию о выходных характеристиках и параметрах технологических операций реализации микросхем, а также для запоминания

-текущих и окончательных результатов оптимизации этих операций.

Блок 4 умножения, блок 6 деления и сумматор 5 служат для вычисления коэффициентов уравнения регрессии.

Узел 7 задержки предназначен для задержки информации с выхода блока на время, равное времени вычисления оптимизируемого выходного параметра.

Блок 8 умножения необходим для определения шагов изменения параметров при движении по градиенту оптимизируемой характеристики, 20

Сумматор 9 предназначен для вычисления величины оптимизируемого выходного параметра на каждом шаге оптимизации.

Блок 10 служит для запоминания 25 значения оптимизируемого параметра.

Блок !I сравнения оптимизации предназначен для сравнения оптимизируемого параметра на разных шагах оптимизации. Зо

Блок 12 сравнения с константой представляет собой пороговое устройство, состояние которого изменяется на противоположное, если входной сигнал становится меньше определен35 ной наперед заданной величины.

Триггер 13 предназначен для управления блоками 2 и 3, а также блоком 1.

Рассмотрим работу устройства в случае, когда информация, поступающая на его вход 14, представляет собой реализацию матрицы планирования активного эксперимента, полученную в процессе проектирования пленочной микросхемы, которое обычно включает

45 в себя и изготовление опытной партии этих схем. Составление плана и реализация такого эксперимента s данном случае предполагает, что варьируемыми параметрами, т.е. принудительно

50 изменяемыми в процессе реализации опытной партии микросхемы, являются не только параметры компонентов, но и параметры оптимизируемых технологических операций..Допустим, что параметром качества микросхемы служит" один иэ ее выходных параметров, а оптимизируемой технологической операцией является операция, наиболее важн я с точки зрения ее влияния на разброс параметров компонентов. Например, в случае пленочной технологии такой операцией является напыление на подложку разистивного слоя. Задача оптимизации решается данным устройством в два этапа. На первом этапе определяется режим операции напыления, обеспечивающий минимальный разброс параметров пленочных резисторов. Это и позволяет значительно улучшить результаты оптимизации на втором этапе, когда производится параметрическая оптимизация микроэлектронной .схемы.

Устройство работает следующим образом.

При включении устройства блок 12 находится в одном из устойчивых состояний, последнее устанавливается при воздействии на его вход начального выходного сигнала блока 11, который по величине значительно превышает порог опрокидывания блока 12 за счет введения в блок 10 произвольной константы.

Если блок 12 собран на базе логической схемы ИЛИ, то при вышеупомянутых условиях на ее выходе устанавливается логическая " 1", что, в свою очередь, установит триггер 13 в codтояние, когда сигнал с его выхода открывает информационные входы блока

3. При этом со входа 14 устройства в блок 1 поступает информация о результатах реализации матрицы планирования активного эксперимента, которая запоминается этим блоком. Одновременно с этим в блок 3 из блока 1 переписывается часть хранящейся там матрицы реализованного активного эксперимента, относящаяся к варьированию параметров оптимизируемой технологической операции. Далее эта информация последовательно поступает в блок

4 умножения, сумматор 5 и блок 6 де». ления для вычисления коэффициентов регрессионной зависимости, связывающей в нашем случае параметр качества с оптимизируемыми параметрами технологической операции. После этого информация с выхода блока 6 деления поступает на вход блока 8 умножения, а затем в сумматоре 9 определяется параметр качества, значение которого заносится в блок 10 вместо содержащейся там константы. Последние три операции занимают время, равное задержке, обеспечиваемой узлом 7

9 9

Составитель А. Жеренов

Техред Е.Харитончик Корректор Е. Рошко

Редактор А. Лежнина

Заказ 4843/41 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, оптимизации и к входу блока памяти оптимизируемого параметра, выход которого соединен с вторым входом блока сравнения оптимизации, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности, в него введены триггер, блок памяти параметров технологических операций и узел задержки, вход которого соединен с выходом блока деления, а выход подключен к четвертому входу второгс блока умножения, первый и второй информационные входы блока памяти параметров технологических операций соединены соответственно с первым выходом блока хранения исходных данных и с первым выходом второго блока умножения, выход блока сравнения

42046 10 с константой подключен к счетному входу триггера, первый выход которо го соединен с управляющим входом блока памяти параметров компонентов, второй выход триггера подключен к управляющим входам блока хранения исходных данных и блока памяти параметров технологических операций, выход которого соединен с вторым в входом первого блока умножения и с вторым выходом устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

1 717783, кл. G 06 F 15/46, 1977.

2. Авторское свидетельство СССР

N 550645, кл. G 06 Г 15/46, 1975 (прототип).