Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

«»943843

Союз Советскик

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 11. 12. 80 (21) 3218082/18-24 с присоединением заявки ¹ (23) Приоритет—

Опубликовано 150782. Бюллетень ¹ 26 (Я ) М Кп 3

G 11 С 11/00

Государственный комнтет

СССР по делам изобретений н открытий

{531УДК 681. 327 (088. 8) Дата опубликования описания 15.07..82 (72) Авторы изобретения

А.A.Елисеев, В.Ю.Гарин, В.A.Êðóïèí и В.A.Aâåðüÿíîâ (71} Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

Изобретение относится к запоминающим устройствам и может быть использовано в цифровых электронных вычислительных машинах с повышенными требованиями к надежности.

Известно запоминающее устройство, в котором контроль осуществляется программными средствами, при этом отказавший накопитель исключается из пользования (1).

Недостатком этого устройства является уменьшение эффективной емкости памяти при наличии отказа.

Наиболее близким техническим решением к изобретению является запоминающее устройство с самоконтролем, содержащее накопители, селекторы данных, блок контроля, регистр данных, блок формирования контрольного разряда, блок хранения данных, блок хранения адресов, в котором отказавшему накопителю назначается область самых старших адресов запоминающего устройства, недоступная программе, после чего выполняется диагностика отказавшего накопителя P2).

Недостатками этого устройства являются низкая надежность вследствие необходимости применения слож-. ных аппаратных средств, а также сни- жение эффективной емкости памяти при обнаружении дефектов в накопителе.

Целью изобретения является повышение надежности устройства.

Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее основные накопители, селекторы данных, формирователь контрольных сигналов, блок контроля по нечетности, регистр данных, резервный и дополнительный накопители, причем первые входы регистра данных, резервного и дополнительного накопителей являются соответственно информационным, управляющим и адресным входами устройства, первый выход резервного накопителя соединен с первыми входами основных накопителей, выходы которых подключены к одним из входов первого селектора данных, выход которого соединен с входом блока контроля по нечетности, первый выход которого подключен к второму входу регистра данных, выход которого соединен с первым входом второго селектора данных, вторым входом резервного накопителя и входом формирователя контрольных сигналов, выход которого подключен ко вто943843 рым входам основных накопителей, третьи входы которых соединены с другим входом первого селектора данных и первым входом дополнительного накопителя, второй и третий входы и первый выход которого подключены соответственно к второму и третьему выходам и третьему входу резервного накопителя, четвертый и пятый выхо ды которого соединены соответственно с вторым и третьим входами второго селектора данных, выход которого является информационным выходом устройства, введены блок анализа ошибок и блок управления режимов, первый и второй входы которого подключены к первому и второму выходам блока анализа ошибок, первый и второй входы которого соединены соответственно с первым входом дополнительного накопителя и с вторым выходом блока контроля по нечетности, третий и четвертый входы блока управления режимом подключены соответственно к второму и третьему входам дополнительного накопители, третий выход блока анализа ошибок является контрольным выходом устройства.

При этом блок управления режимом содержит дешифратор, группу селекторов данных и схему сравнения, один из. выходов которой соединен с одним из входов дешифратора, выходы которого подключены соответственно к первым входам селекторов данных группы, одни из входов схемы сравнения . являются первым входом блока, вторые входы селекторов данных группы объединены и являются вторым входом блока, третьим входом и выходом которого являются соответственно.третьи входы и выходы селекторов данных группы, другие входы схемы сравнения и дешифратора являются четвертым входом блока управления режимом.

При этом блок анализа ошибок содержит счетчик и регистр номера накопителя, первый и второй входы и выход которого являются соответственно первым и вторым входами и первым выходом блока, вторым и третьим выходами которого являются выходы счетчика, вход которого соединен с вторым входом регистра номера накопителя.

На фиг.1 изображена функциональная схема предложенного устройства, на фиг.2а, 2б, и 2в - соответственно функциональные схемы резервного накопителя, дополнительного накопителя и блока управления режимом; на фиг.3 — функциональная схема блока анализа ошибок.

Устройство содержит (см.фиг.1) It (где N — целое число) основных накопителей 1-3, резервный накопитель 4, дополнительный накопитель 5, блок 6

65 ки). Совпадение (единичный сигнал анализа ошибок, первый селектор 7 данных, блок 8 контроля по нечетности, регистр 9 данных, второй селектор 10 данных, формирователь 11 контрольных сигналов и блок 12 управления рйжимом.

На фиг.1 обозначены адресный 13 и управляющий 14 входы, информационные выход 15 и вход 16 и контрольный выход 17 устройства.

Резервный накопитель, предназначенный для хранения наиболее часто используемых данных и для замены неисправного основного накопителя, содержит (фиг.2а) первую матрицу 18

15 элементов памяти, содержащую М строк (где М вЂ” целое число), первый 19, второй 20. и третий 21 элементы ИЛИ, первый 22, второй 23 и третий 24 элементы И, первый 25, второй 26 и третий 27 элементы задержки и элемент НЕ 28. На фиг.2а обозначены входы 29-32 и выходы 33-37 резервного накопителя.

Дополнительный накопитель, предр5 назначенный для хранения старших адpecos наиболее часто используемых данных, содержит (фиг.2б) вторую матрицу 38 элементов памяти,.узел 39 определения активности, первую 40, вторую 41 и третью 42 схемы сравнения. На фиг.2б обозначены входы 4345 и выходы 46-48 дополнительного накопителя.

Блок управления режимом содержит (фиг.2в) дешифратор 49, четвертую схему 50 сравнения и группу селекторов 51-53 данных. На фиг.2в обозначены первый 54, второй 55, третий

56 и четвертый 57 входы и выход 58 блока.

Блок анализа ошибок содержит (фиг.3) счетчик 59 и регистр 60 номера. накопителя. На фиг.3 обозначены первый 61 и второй 62 входы, пер4 вый 63, второй 64 и третий 65 выходы блока.

Устройство работает следующим образ ом.

Сигнал чтения с входа 14 устройства (фиг.1) через. вход 29 накопителя 4 (фиг.2а) поступает на вход элемента ИЛИ 20, на выходе которого формируется сигнал чтения адресов из матрицы 38 элементов памяти. Этот сигнал с выхода 35 поступает на вход

45, при этом происходит чтение из всех ячеек матрицы 38 (фиг.2б) элементов памяти, в колонке, номер которой определен младшей частью адреса.

Адреса строк из всех ячеек строк мат60 рицы 38 элементов памяти с одноименных выходов поступают на первые входы соответствующих схем 40-42 сравнения, где они сравниваются с старшей частью адреса (адресом стро943843 ройства. По сигналу чтения формируется сигнал записи в матрицу 38 элементов памяти (фиг.2б), по которому в. нее записывается старшая часть адреса (адрес строки) в ячейку, номер которой определяется младшей частью адреса (т.е. совпадая с ее номером в строке соответствующего из накопителей 1-3 (фиг.l). Номер строки в матрице 38 элементов памяти определяется узлом 39 (фиг.2б). При записи данные со входа 16 (фиг.l) устройства заносятся в регистр 9, с выхода которого они поступают на второй вход накопителя 4 и вход формирователя ll, где формируется контрольный разряд.

По сигналу записи на выходе 33 накопителя 4 (фиг.2а) формируется сигнал записи в накопители 1-3, а на выходе элемента ИЛИ .20 (фиг.2а) формируется сигнал чтения адресов из матрицы 38 элементов памяти. Происходит запись данных в один из накопителей 1-3, поступающих туда с выхода Формирователя 11, и чтение адресов из матрицы 38 элементов памяти.

Если адрес, по которому производится запись, находится в матрице 38 элементов памяти (фиг.2б), то запись данных производится и в накопитель 4 (Фиг-1) °

Если при чтении данных иэ накопителей 1-3 возникнет ошибка, которая будет обнаружена в блоке 8 (фиг.1),то с его второго выхода сигнал поступает на второй вход 62 (фиг.3) блока

6. По этому сигналу счетчик 59 уста:навливается в единицу, а в регистр 60 с первого входа 61 блока 6 заносится .часть старших разрядов адреса (номер неисправного из накопителей 1-3). В дальнейшем запоминающее устройство работает следующим образом. на выходе одной из схем 40-42 сравнения) означает, что данные находятся s матрице 18 (фиг.2а). Сигналы с выходов схем 40-42 сравнения через выход 47 (фиг.2б) и вход 56 блока, .

12 (Фиг.2в) поступают на первые входы селекторов 51-53. При отсутствии ошибки счетчик 59 (фиг.3) установлен в нуль, и по нулевому сигналу, поступающему с его первого выхода 64(см. Фиг.3) через второй вход 10

55 блока 12 (фиг.2в) на вторые входы селекторов 51-53, на их выходы проходят сигналы с их первых входов на все входы элемента ИЛИ 19 (фиг.2а) и на входы матрицы 18 элементов памяти, где они" являются управляющими сигналами выбора строки (номер ячейки в строке определен младшими разрядами. адреса на (М+4)-м входе матрицы 18). Если среди этих сигналов есть единичный, то на выходе элемента

ИЛИ 19 формируется единичный сигнал, по которому на выходе элемента И 22 формируется сигнал чтения данных иэматрицы 18 элементов памяти, посту- 25 пающий на вход элемента задержки 27 и (М+2)-й вход матрицы 18 элементов памяти, по которому иэ нее происходит чтение данных. Считанные данные через выход 36 блока 4 (фиг.2а) по- 30 ступают на второй вход второго се-. лектора 10 (фиг.l) и по единичному сигналу на его третьем входе, Формируемому на выходе элемента задержки 27 (фиг.2а) выдаются на выход 15 (фиг.l) устройства.

Если на входах элемента ИЛИ 19 (фиг.2а) только нулевые сигналы (т.е. нет .данных в накопителе 4), то по нулевому сигналу на его выходе, 4О инвертированному элементом НЕ 28, на выходе элемента ф 24 формируется сигнал чтения из основных накопителей 1-3 (фиг.l). Этот сигнал с выхода

33 блока 4 (фиг.2а) поступает на первые входы накопителей 1-3 и проис- 45 ходит чтение из них данных, которые поступают на входы селектора 7. Там

:выбираются данные из одного из накопителей 1-3, номер которого определен частью старших разрядов адре-. 56 са, поступающих íà (N+1)-й вход селектора 7. Остальные разряды адреса поступают на третьи входы накопителей 1-3, данные с выхода первого 13 которых поступают на вход блока 8, с 55 первого выхода которого они подаются через регистр 9 на первый вход селектора 10 и на второй вход накопителя 4 (Фиг.l). Нулевой сигнал с выхода элемента ИЛИ 19 (фиг.2а) через элемент 6()

И 22, элемент задержки 27 и выход 37 накопителя 4 поступает на третий вход селектора 10 (фиг.l). По этому сигналу данные с первого входа селектора 10 передаются на выход 15 уст- а5

Единичный сигнал с первого выхода счетчика 59 через выход 64 блока 6 (фиг.3) и второй вход 55 блока 12 (фиг.2в) поступает на вторые входы селекторов 51-53. По этому сигналу на выходы селекторов 51-53 передается информация с выходов дешифратора 49. Номер неисправного из накопятелей 1-3 через первый вход 54 блока 12 (фиг.2в) поступает на второй вход схемы 50 сравнения, где сравнивается с частью старших разрядов текущего адреса (номерами накопите» лей 1-3), которые поступают иа первый вход схемы 50 сравнения (фиг.2в) °

Если они не совпадают, то нулевой сигнал с выхода схемы 50 сравнения блокирует выдачу на выход дешифратора 49 единичных сигналов. Нулевые сигналы с выходов дешифратора 49 через селекторы 51-53, выход 58 блока 12 и вход 32 блока 4 (фнг.2а) поступают иа входы матрицы 18 элементов . памяти и элемента ИЛИ 19. В этом случае, 943843 аналогично как и в случае, когда даТР ,йые отсутствуют. в матрице 18 элемен-, тов памяти, чтение или запись произ« водится только из одного из накопителей 1-3.

5 . Если номер одного из накопителей

1-3 из текущего адреса и номер неисправного из этих накопителей совпадут, то на входы селектора 51-53 I (фиг.2в) с выходов дешифратора 49 рцдтупят сигналы дешифрированной части адреса (номер строки в неисправном из накопителей 1,2,3). По этим сигналам, среди которых есть один единичный, выполняются действия, аналогичные тем, что. выполняются в случае, когда данные находятся, т.е. читаются или записываются в матрицу 18 элементов памяти .(фиг.2а). Различие состоит в том, щ что адрес ячейки в накопителе 4 определяется не накопителем 5, а частью текущего адреса, определяющего адрес ячейки в накопителе 1,2 или 3, т.е. неисправный из накопителей 1-3 логически заменяется резервным накопителем 4. Если будет обнаружена ошибка еще в одном из накопителей

1-3, то по сигналу с второго выхода блока 8 счетчик 59 установится в двойку. При этом с его второго выхода единичный сигнал через третий вы,ход 65 блока б поступит на выход 17 устройства, сигнализируя об отказе устройства, 35

Технико-экономические преимущества предложенного устройства по сравнению с известным заключаются в более высокой надежности и в отсутствии .снижения эффективной емкости щ основных накопителей при обнаружении в них дефекта.

Формула изобретения

1. Запоминающее устройство с самоконтролем, содержащее основные накопители, селекторы данных, формирователь контрольных сигналов, блок контроля по нечетности, регистр данных, резервный и дополнительный накопители, причем первые входы регистра данных, резервного и дополнительного накопителей являются соответственно информационным, управляющим и адресным входами устройства, первый выход резервного накопителя соединен с первыми входами основных накопителей, выходы которых подключены к одним из входов первого селек-60 тора данных, выход которого соединен с входом блока контроля по нечетности, первый выход которого подключен к второму входу регистра данных, выход которого соединен с первым вхо- 65 дом второго селектора данных, вторым входом резервного накопителя и входом формирователя контрольных сигналов, выход которого подключен к вторым входам основных накопителей, третьи входы которых соединены с другим входом первого селектора данных и первым входом дополнительного н щопителя, второй и третий входы

g первый выход которого подключены соответственно к второму и третьему выходам и к третьему входу резервного накопителя, четвертый и пятый выходы которого соединены соответственно с вторым и третьим входами второго селектора данных, выход которого является информационным входом устройства, о т — . л и ч а ю щ е е с я тем, что, с целью повышения надежности устройст- ва, оно содержит блок анализа ошибок и бЛок управления режимом, первый и второй входы которого подключены к первому и второму выходам блока анализа ошибок, первый и второй входы которого соединены соответственно с первым входом дополнительного накопителя и с вторым выходом блока контроля по нечетности, третий и четвертый входы блока управления режимом подключены соответственно к второму и третьему выходам дополнительного накопителя, третий выход блока анализа ошибок является контрольным выходом устройст ва.

Z. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок управления режимом содержит дешифратор, группу селекторов данных и схему сравнения, один из выходов которой соединен с одним из входов дешифратора, выходы которого подключены соответственно к первым входам селекторов данных группы, одни из входов схемы сравнения являются первым входом блока, вторые входы селекторов данных группы обьединены и являются вторым входом блока, третьим входом и выходом которого являются соответственно третьи входы и выходы селекторов данных группы, другие входы схемы сравнения и дешифратора являются четвертым входом блока управления режимом.

3, Устройотво по пп.1 и 2, о т— л и ч а ю щ е е c я тем, что блок анализа ошибок содержит счетчик и регистр номера накопителя, первый и второй входы и выход которого являются соответственно первым и вторым входами и первым выходом блока, вторым и третьим выходами которого являются выходы счетчика, 943843

10 вход которого соединен с вторйм входом регистра номера накопителя.

Источники информации, принятые во внимание при экспертизе

1. Патент США У 3800294, кл. 340-172.5, опублик. 1974.

2. Патент CmA В 3796996, кл. 340-172.5, опублик. 1974 (прототип).

943843

Составитель Т.Зайцева

Редактор М.Недолуженко Техред А. Бабинец

Корректор А. Грицен ко

П эдписное

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Заказ 5142/62 Тираж 622

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5