Цифровой согласованный фильтр

Цифровой согласованный фильтр

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е „„S44OZV

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Соцкапксткческик

Республик (61) Дополнительное к авт. свид-ву (22)Заявлено13. 11.80 (21) 3004780/18-09 с присоединением заявки № (51)M. Кл.

Н 03 Н 15/00

Вв)аарстаавй квнвтет

СССР

Io амак взобретенкй в еткрытнй (23) Приоритет

Опубликовано 15.07.82. бюллетень № 26

Дата опубликования описания 15. 07. 82 (53) УДК621. 396..62(088.8) (72) Авторы изобретения

С. Б. Макаров и Б. М. Медведев

Ленинградский ордена Ленина политехнический институт им. M. И. Калинина (7I) Заявитель (54 1 ЦИФРОВОЙ СОГЛАСОВАННЫЙ ФИЛЬТР

Изобретение относится к технике связи и предназначено для когерентной оптимальной обработки дискретных сигналов в системах связи и радиолокации.

Известно устройство оптимальной обработки сложных сигналов, предназначенное для обработки сигналов с большой базой, в котором входной сигнал поступает на вход многоотводной линии задержки, к отводам которой подключены вертикальные шины взвешивающих устройств, горизонтальные шины которых подключены к входам суммирующей линии задержки.

Импульсный отклик устройства опти ààóHoÀ обработки сложных сигналов

,(дискретного согласованного фильтра) формируется при помощи выбора соответствующих значений коэффициентов 2о передачи взвешивающих устройств (11.

Недостатком этого устройства является увеличение искажений обрабатываемого сигнала с увеличением

2 длины многоотводной и суммирующей линий задержки, и как следствие, снижение точности оптимальной обработки сигналов.

Известно устройство цифровой обработки сигнала, в котором входное колебание с помощью амплитудно-фазового квантователя (аналого-цифрового преобразователя) преобразуется в совокупность дискретных величин, характеризующих в виде кода выборочно значение амплитуды и фазы (некогерентный прием) входного колебания. Совокупность дискретных величин, характеризующих в двоичном коде дискретное представление входного колебания, запоминается последовательно во времени в блоках па- . мяти. Выходы элементов памяти, запоминающих код амплитуды, суммируются для каждого эквидистантного уровня фазы, и полученные значения поступают в весовой сумматор, где производится суммирование и функцио.

4877

10!

25

35

45

55

3 94 нальное преобразование совокупности дискретных значений амплитуды и фазы сигнала Г21.

Недостатками этого устройства является наличие большого количества цифровых сумматоров, каждый из которых подключен к ячейке цифровой памяти устройства когерентной фильтрации, что приводит, при большой разрядности выборочных значений импульсного отклика, к существенному усложнению устройства. В то же время при малой разрядности цифровых сумматоров увеличиваетСя погрешность (уменьшается точность) оптимальной когерентной обработки за счет менее точного представления в цифровой форме выборочных значений импульсного отклика, а также . невозможность гибкой перестройки импульсного отклика фильтра, беэ изменения блок-схемы устройства когерентной Фильтрации. Это связано с тем обстоятельством, что любое изменение выборочных значений импульсного отклика требует исключения (или добавления) как собственно блоков памяти, так и перестройки или замены цифровых сумматоров и изменения режима работы весового функционального сумматора. Недостатком является также невозможность применения устройства когерентной фильтрации для обработки сигналов в высокоскоростных системах при наличии межсимвольной интерференции.

В устройстве каждому образцу прини1 маемого сигнала должен соответствовать определенный набор цифровых сумматоров .и определенный весовой функциональный сумматор. При большом количестве образцов принимаемого сигнала требуется применение сложных коммутационных устройств, переключающих выходы бпоков памяти к входам различных цифровых сумматоров, что приводит в конечном итоге из-за появляющихся коммутационных помех, к снижению точности оптимальной когерентной обработки.

Цель изобретения - расширение воэможностей перестройки импульсного отклика при одновременном повышении точности обработки сигналов.

Для этого в цифровой согласованный фильтр, содержащий аналого-цифро вой преобразователь, управляющий вход которого соединен с первым выходом блока сичхройизации, запоии4 чающее устройство, управляющие вхо- ды которого через блоки управления соединены соответственно с вторым и третьим выходами блока синхронизации, сумматор, первая группа входов которого подключена к выходам запоминающего устройства, блок сравнения, управляющий вход которого соединен с четвертым выходом блока синхронизации, введены параллельный регистр, управляющий вход которого соединен с первым дополнительным выходом блока синхронизации, входы — с выходами сумматора, а выходы — с входами блока сравнения и с другой группой входов сумматора, цифровой перемножитель, первая группа входов которого соединена с выходами аналого-цифрового преобразователя, а выходы — с входами запоминающего устройства, двоичный счетчик, вход которого соединен с вторым дополнительным выходом блока синхронизации, и P программируемых запоминающих устройств, включенных между соответствующими выходами двоичного счетчика и второй группой входов цифрового перемножителя, причем каждое программируемое запоминающее устройство состоит из программатора и мультиплексора, информационные входы которого подключены к выходам программатора, а управляющие входы и выход являются соответственно входами и выходом программируемого запоминающего устройства.

На чертеже представлена структурная электрическая схема цифрового согласованного фильтра.

Устройство содержит Р программируемых запоминающих устройств 1-i1-Р, каждое из которых состоит из программатора 2 и мультиплексора 3, двоичный счетчик 4, аналого-цифровой преобразователь (РЦП) 5, цифровой перемножитель 6, запоминающее устройство 7, блоки управления 8 и 9, сумматор .10, блок синхронизации 11, параллельный регистр 12 и блок сравнения 13.

Устройство работает следующим образом.

Непрерывный сигнал поступает на информационный вход аналого-цифрового преобразователя 5 (АЦП), управляющий вход которого соединен с первым выходом блока синхронизации 11.

Ha m выходах АЦП 5 формируется в виде m-разрядного двоичного числа

7 6 гично (по диагоналям матрицы) осуществляется считывание и суммирование информации и на интервале времени

Т» n t с2Т. Таким образом, осуществляется процедура дискретной свертки произвольного сигнала (входного)

S(t)„

Как отмечалось, формирование выбо рочных значений импульсного отклика осуществляется с помощью программируемых запоминающих устройств 1-1 (i=1,2,...P). Каждое программируемое запоминающее устройство 1-1 состоит из программатора 2 и мультиплексора

3, В качестве программатора 2 могут быть использованы постоянные запоминающее устройства (ПЗУ) либо с постоянной "защитой" программой (в двоичном коде), либо с электрической перезаписью программы, При этом например, на первом выходе 1"го программатора будут формироваться i-ый ,разряд Р-разрядного числа соответствующего первому значению из импульсного отклика g(kit ) при k=O, На каждом из М выходов программатора

2 присутствует логическое напряжение (либо "0" либо "1"),Это логическое напряжение поступает на информационные входы мультиплексора 3, управляющие входы которого подключены к выходам 1-разрядного (2 =М) дво» е ичного счетчика 4, В зависимости от появляющегося двоичного числа на управляющих входах мультиплексора 3, к его выходу подключается тот нли иной информационный вход, т.е. на выходе появляется логическое напряжение ("0" или "1"). Например при значении 1=3 для кодовой комбинации на выходе двоичного счетчика

4-000 мультиплексор 3 соединяет 1-ый информационный вход с выходом, а для комбинации 010 - 3-ий информационный вход с выходом,и т.д. Выходы програмиируемых запоминающих устройств 1-i соединены с второй группой входов цифрового перемножителя 6, первая группа входов которого подключена к выходам аналогоцифрового преобразователя 5. На первых и вторых входах цифрового перемножителя 6 одновременно присутствуют m-разрядные и Р-разрядные двоичные .числа, соответствующие выборочным значениям из S(t) и g(t). Выходы цифрового перемножителя 6 подключены к (P+m) входам запоминающего устройства 7. Управление работой запо5 94407 выборочное значение амплитуды принимаемого сигнала. Количество уровней М квантования выборочного значения амплитуды входного сигнала определяется M.=2 . В цифровом согласованном фильтре осуществляется последовательный режим работы "Записьсчитывание" запоминающего устройства 7.формирование выборочных значений импульсного отклика осущест- 10 вляется за время, равное д t/2, за которое осуществляется как цифровое перемножение значений g(kit)x S(na,t) где g(kit) - k -oe выборочное значение из импульсного от- 1S клика g(t), согласованного с сигнаЛом аналогового фильтра;

S(nest) - n-oe выборочное значение входного анализируе 20 мого сигнала S(t) длительностью Т, так и запись результата в запоминающее устройство 7.

За вторую половину каждого временно- 25

ro интервала д t происходит считывание информации из запоминающего устройства 7 в сумматор 10. Запоминающее устройство 7 представляет собой куб оперативной памяти с размерами З0

NxNxL, где L=m+P, Р - количество разрядов выборочных значений импульсного отклика, который формируется при помощи программируемых запоминающих устройств 1-i (i = 1,2,...Р), Формирование всех и выборочных значений импульсного отклика осуществляется за время Lt/2, и, следовательно, за время Т эта процедура повторяется N раз. Результаты цифрового перемножения, на интервале времени дй/2, выборочного значения входного сигнала S(n t), на все выбо рочные значения импульсного отклика записываются в строку запоминающего устройства 7. В матрице запоминающего устройства 7 размерами MxN каждый элемент — это результат перемножения g(kit) х S(nest), а все элементы матрицы представляют собой слагаемые, входящие в дискретный эквивалент свеРтки 5Выщ(пд ). ДлЯ получения напряжения 5 „(пдву), невы обходимо организовать считывание информации из запоминающего устройь2 SS ства 7 в моменты времени (2п+1) — e 6

2 (2n+2) — (n=0,1,2..., N-1) и суммирование ее с помощью сумматора 10 и параллельного регистра 12. Анало7 94 минающего устройства 7 осуществляется при помощи блоков управления

8 и 9, один из которых формирует импульсы управления по столбцам а другой - по строкам матрицы запоминающего устройства 7.

Режим работы при считывании информации из запоминающего устройства 7 предполагает текущее вычисление значений дискретной свертки, что требует последовательного (через интервал времени g t/2) опроса диагоналей матрицы с возвращением в первоначальное состояние. Например, на интервале 2N — «< t с (2N+l )< .осу,ди, Ь ществляется запись результата перем ножения первого выборочного значения следующего сигнала с выборочными значениями импульсного отклика. На интервале (2й+1)-г- и «& (2N+2) 2 осуществляется считывание Ф. .элементов матРицы а, а к,1; ...а . ан.На интервале 2(N+1) «(t< (2(N+(+1)1 †осуществляет запйсь резульИ .1 2 тата перемножения второго выборочного значения следующего сигнала с выборочными значениями импульсного отклика. На интервале $2(N+1)+1) tk

P (N+1) +Zj . осуществляется считывание

М элементов матриц акэ, а(Н,)4... аЗН, a«, а . Аналогично формируются остальные числа. !

Двоичные числа с выходов запоминающего устройства 7 поступают на вход многоразрядного цифрового сумматора 10, где и осуществляется последовательное формирование сумм.

Выходы сумматора 10 подключены к входам буферного параллельного регистра 12, в котором хранятся промежуточные результаты суммирования чисел. В конце каждого интервала параллельный регистр 12 возвращается в нулевое состояние импульсами сброса, которые поступает с блока синхронизации 11. Выходы параллельного регистра 12 подключены, во-первых, к вторым входам сумматора 10 и, во-вторых, к входам блока сравнения

l3. функциональное значение этого блока состоит в сравнении полученного в результате оптимальной обработки напряжения (в цифровой форме) с некоторым пороговым уровнем.

В результате сравнения напряжений на выходе блока сравнения 13 формируется выходной сигнал, свидетель

4077 8 ствующий о присутствии полезного сигнала S(t) на входе цифрового согласованного фильтра. Схема .цифрового согласованного фильтра стуктурно не изменится, если возникнет необходимость не в обнаружении сигнала

1S(t), а в различении нескольких сигналов между собой.

Исполъзуя предложенный принцип построения цифрового согласованного фильтра возможно программное изменение импульсного отклика фильтра при одновременном повышении точности обработки сигналов за счет использо-. вания лишь одного сложного цифрового узла - перемножителя, вместо боль шого количества цифровых сумматоров и весового функционального сумматора. формула изобретения

Цифровой согласованный фильтр, содержащий. аналого-цифровой преобразователь, управляющий вход которого соединен с первым выходом блока синхронизации, запоминающее устройство, управляющие входы которого через блоки управления соединены соответственно с вторым и третьим выходами блока синхронизации, сумматор, первая группа входов которого подключена к выходам запоминающего устройства, блок сравнения, управляющий вход которого соединен с четвертым выходом блока синхронизации, отличающийся тем, что, с целью расширения возможностей перестройки импульсного отклика при одновременном повышении точности обработки сигналов, в него введены параллельный регистр, управляющий вход которого соединен с первым дополнительным выходом блока синхронизации, входы — с выходами сумматора, а выходы - с входами блока сравнения и с другой группой входов сумматора, цифровой перемножитель, первая группа входов которого соединена с выходами аналого-цифрового преобразователя, а выходы - с входами запоминающего устройства, двоичный счетчик, вход которого соединен с вторым дополнительным выходом блока синхронизации, и P программируемых запоминающих устройств, включенных между соответствующими выходами двоичного счетчика и второй группой.Составитель Т.Афанасьева

Техред M.Гергель Корректор Ю. Макаренко

Редактор К. Волощук

Заказ 5153/74 Тираж 959 Подписное

ВНИИПИ Государственного комитета СССР .по делам изобретений и открытий

113035, Москва, Я-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4

9 944077 10 входов цифрового перемножителя, при- .: Источники информации, чем каждое программируемое запоми- принятые .во внимание при экспертизе нающее устройство состоит из программатора и мультиплексора, инфор- 1. Авторское свидетельство СССР мационные входы которого подключены g У 361445, кл. 6 О1 к 19/02, 1963. к выходам программатора, а управляю- 2. Слока В. К. Вопросы обработки щие входы и выход являются соответ- радиолокационных сигналов. M., "Соственно входами и выходом програм- ветское радио", 1970, с. 194, мируемого запоминающего устройства. рис. 8.1 (прототип).