Устройство для контроля и диагностики логических узлов

Устройство для контроля и диагностики логических узлов

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Реслублнк

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 25. 04. 80 (21) 2916948/18-24 }51 } М Ктт 3 с присоединением заявки (чо (23) Приоритет

G 06.F 11/16

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 300782. Бюллетень Ио 28 }33} УДК681.326 (088.8) Дата опубликования описания 30.07.82 (12) Авторы изобретения

М.О.Караханян, А.Т.Кучукян, Т

И.Б.Мкртумян и Л.A.Григо (1! ) Заявитель (.> 4 ) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ И ДИАГНОСТИКИ

ЛОГИЧЕСКИХ УЗЛОВ

Изобретение относится к вычисли= тельной технике и может быть исполь- . зовано для контроля и диагностики логических узлов.

Известны устройства для проверки логических узлов, построенные на определенной логйке и предназначенные для проверки логических узлов, построенных на элементах той же логики.

Известно устройство для проверки блоков ЭВМ, построенное на интегральных схемах ЕСЛ логики и предназначенное для проверки логических узлов, построенных на элементах FCJt логики (lj.

Однако это устройство не позволяет осуществить проверку блоков ЭВМ, построенных на логических элементах другой серии, например на ТТЛ схемах, хотя большинство внешних устройств, дисков, магнитных лент и т.д. и устройства управления ими содержат схемы, построенные на элементах ТТЛ логики. Для проверки ТЭЗ этих устройств, а также блоков ЭВМ, построенных на элементах ТТЛ логики, используется комплект приборов и стендов индивидуального обслуживания, что значительно снижает ремонтопригодность ЭВМ, а также приводит к значительному удорожанию их стоимости

Наиболее близким к предлагаемому является устройство для диагносткки блоков ЭВМ f21 .

Известное устройство содержит накопитель тестов,, входной регистр, регистр тестов, блок преобразователей параллельного кода в последовательный, блок управления, блок сравнения, а также регистр результата и буферный блок памяти. Причем выход накопителя тестов соединен со входами входного регистра и блока управления, выходы которого соединены с управляющими входами входного регистра, регистра тестов, блока преобразователей параллельного кода в последовательный, блока сравнения, регистра результата и блока буферной памяти. Здесь информация о состоянии выходов регистра тестов через преобразователь параллельного кода в последовательный поступает на блок для сравнения данных с эталонными, результат сравнения накапливается в регистре результата и через регистр обмена запиЗО сывается в буферный блок памяти.

947863 ней, выходы которого соединены с входами формирователя уровня сигнала, выходы которого соединены с входами второго проверяемого узла, установочный вход регистра тестов соединен с выходом блока установки.регистра тестов, вход которого является входом устройства.

На фиг.1 изображена блок-схема предлагаемого устройства; на фиг.2 функциональная схема для установки и опроса одного вывода диагностируемого блока; на фиг.3 — схема блока управления, Устройство(фиг.1) содержит накопитель 1 тестов, входной регистр 2, блок 3 управления, регистр 4 тестов, блок 5 преобразования параллельного кода в последовательный, блок 6 сравнения, регистр 7 результата, блок 8 буферной памяти, диагностируемый блок 9 на ЭСЛ схемах, блок 10 преобразования уровней ЭСЛ-ТТЛ, формирователь 11 уровня сигнала, блок 12 преобразования уровней, блок

13 установки регистра тестов, диагностируемый блок 14 на ТТЛ схемах, вход 15 устройства.

Устройство (фиг.2) содержит элемент И 16, элемент И-НЕ 17, триггер

18, первый преобразователь 19 уровней ЭСЛ-ТТЛ, логический элемент 20 с открытым коллектором, второй преобразователь 21 уровней ТТЛ-ЭСЛ, выводы проверяемых элементов соответственно ЭСЛ, ТТЛ логики 22 и 23.

Схема блока 3 управления coz1epжит вход 24 блока управления, инвертор 25, дешифратор 26, выходы 2732.

Выходы 27-32 блока управления соединены соответственно с управляющими входами регистра 4 тестов, блока 5 преобразователя, блока. 6 сравнения, регистра 7 результата, блока 8 буферной памяти и входного регистра 2.

При установке диагностируемого блока в соответствующий разъем устройства и запуска данные из накопителя 1 тестов поступают на вход 24 блока 3 управления и на вход входного регистра 2 °

Если информация, поступившая из накопителя тестов в блок 3 управления, содержит 1 в бите 07, это означает, что иэ накопителя тестов поступила управляющая информация.

Единица в бите 7 поступившей информации разрешает выполнение операций управления,активизируя один из выходов дешифратора 26 °

Поставленная цель достигается тем, что в устройство для контроля и диагностики узлов, содержащее накопитель тестов, блок управления, входной регистр, регистр тестов, блок преобразования параллельного кода в последовательный, блок сравнения, регистр результата, блок буферной памяти, причем выходы накопителя тестов соединены с входами блока управления и с информационными входами входного регистра, выходы которого соединены с информаци25 онными входами регистра тестов и с первой группой информационных входов блока сравнения, вторая группа .информационных входов которого соединена с выходами блока преобразования параллельного кода в последовательный, информационные входы которого соединены.с выходами первого проверяемого узла, входы которого соединены с выходами регист- 35 ра тестов, выходы блока сравнения соединены с входами регистра результата, выходы которого соединены с входами блока буферной памяти, управляющий вход которого соединен с 40 первым выходом блока управления, второй выход которого соединен с управляющим входом регистра результата, третий выход блока управления соединен с управляющим входом блока 45 сравнения, четвертый выход блока управления соединен с управляющим входом блока преобразования параллельного кода в последовательный, пятый выход блока управления соединен с управляющим входом регистра тестов, шестой выход блока управления соединен с управляющим входом входного регистра, введен первый блок преобразования уровней, второй блок преобразования уровней, фор55 мирователь уровня сигнала, блок устандвки регистра тестов, причем информационные входы блока преобразования параллельного кода в последовательный соединены с. выходами второ- 60

ro блока преобразования уровней, входы которого соединены с выходами второго проверяемого узла, выходы регистра тестов соединены с входами первого блока преобразования уров- 65

Однако комплектование ЭВМ различными автоматическими стендами для индивидуального обслуживания блоков

ЭВМ, построенных на логических элементах различной серии, приводит к значительному увеличению времени

5 локализации неисправностей и восстановлению диагностируемых блоков.

Цель изобретения — расширение функциональных воэможностей за счет обеспечения проверки логических уз- 10 лов, выполненных как на ЕСЛ элементах, так и на ТТЛ элементах.

Если информация, поступившая в блок 3 управления, содержит 0 в бите 07, это означает, что информация представляет собой тестовый набор. В этом случае на выходе 32

947863 инвертора 25 блока 3 управления имеет место сигнал, разрешающий прием .тестовой информации во входной регистр 2, Информация из входного регистра 2 поступает. в требуемые биты регистра 4 тестов под управлением выходов 27 блока 3 управления. Каждый выход 27 блока 3 обеспечивает прием информации из входного регистра 2 в соответствующую группу битов регистра 4 тестов.

При работе устройство выполняет начальную установку регистра тестов в единицу; автоматическую установку регистра тестов для подачи входных последовательностей тесто- 15 вых наборов на проверяемый блок согласно программе тестирования блока; опрос выходов проверяемого блока; сравнение полученных данных с эталоном; накопление результата, полу- 70 ченного на множестве тестов в буферном блоке памяти; определение неисправных интегральных схем по справочнику в соответствии с полученным кодом; переход к следующему циклу диагностики, т.е. подтверждение правильности локализации неисправ. ности путем останова процесса диагностики на первом тесте, обнаруживающем неисправность, и уточнение локализации с помощью специального индикаторного щупа и справочника эталонных значений в схеме проверя. емого блока.

В устройстве имеется два специальных разъема: первый для установки диагностируемого блока, построенного на ЭСЛ схемах, второй — для блока на ТТЛ схемах. С монтажной стброны к каждому сигнальному контакту первого разъема подведен выход соответ- 40 ствующего разряда регистра 4, а к каждому сигнальному контакту второго разъема подведен выход соответствующего разряда схемы 19 (к свободным контактам и контактам питания вы-45 ходы регистра и выходы схемы 19 не подводятся). Вход 15 устройства (фиг.2) подключен к одному объединенному (с двух разъемов) контакту нулевого потенциала (земля). 50

До установки проверяемого блока в соответствующий ему разъем устройства вход 15 находится в разомкнутом состоянии и логический ноль с выхода элемента И 17 поступает на вход S каждого разряда триггеров регистра

4 тестов. При установке триггеров в единичное состояние, выход каждого разряда регистра 4 охвачен обратной связью через блок преобразования 60 уровней ЭСЛ-ТТЛ, блок логических элементов с открытыми коллекторами и блок преобразования уровней ТТЛЭСЛ, в месте объединения сигналов образуется монтажное И. Для одного 65 вывода диагностируемого блока ука занная обратная связь образуется на выходе триггера 18 через элементы 19-21 (фиг.2).

При установке проверяемого блока в соответствующий ему разъем устройства нулевой потенциал поступает на вход 15 устройства,.на выходе элемента И 16 формируется уровень логического 0 и с выхода элемента И 17 логическая 1 поступает на вход S триггеров регистра 4, обеспечив тем самым работу регистра

4 через синхронизируемый вход D (фиг. 2) .

Начальная установка регистра 4 в единицу перед началом тестирования необходима для того, чтобы обеспечить защиту проверяемых логических ТТЛ схем от протекания не . допустимых по величине токов через них при открытом транзисторе 20 (фиг.2).

При установке диагностируемого блока в соответствующий разъем устройства и запуска данные из накопителя 1 тестов через входной регистр 2 поступают в регистр 4 тестов, если информация представляет собой тестовый набор или в блок 3 управления, если информация управляющая, в результате на входе диагностируемого блока 14 через блок 10 в блоке 11 устанавливается необходимая тестовая последовательность

Опрос выходов регистра 4 тестов осуществляется с помощью блока 5 преобразования параллельного кода в последовательный через блок 12 ° Информация с выхода блока 5, сравниваясь с эталонной информацией в блоке 6 сравнения, поступает в регистр 7 результата и передается в блок 8 буферной памяти для хранения.

Регистр 7 результата работает в двух режимах: сдвигателя и счетчика.

В режиме сдвигателя результат сравнения по управляющему сигналу, поступающему из блока 3, сдвигается вправо. После заполнения регистра 7 из блока управления 3 поступает сигнал записи задержимого регистра 7 в буферную память, как составная часть кода неисправности. Этот процесс продолжается до тех пор, пока не "-акончится формирование полного вектора неисправности. После формирования и записи в буферный блок

8 полного вектора неисправности происходит ос"ганов устройства. По окончании проверки код неисправности считывается из буферного блока 8 и по диагностическому справочнику определяются неисправные интегральные схемы.

947863

В другом режиме регистр 7 работает при проверке результатов автоматической диагностики. Этот режим позволяет остановить процесс диагностики на первом тесте, обнаружившем неисправность, и с помощью щупа псдтвердить правильность локализации неисправности. Для этого режима производится повторный пуск устрой- ства и начинается считывание количества тестовых последовательнсстей до останова устройства. Номер теста определяет входной набор и эталонную информацию в диагностируемом блоке, приведенную в справсчнике.

Благодаря возможности быстрой локализации неисправностей внутри диагностируемого блока с точностью .до интегральной схемы предлагаемое устройство обеспечивает более высокую производительность при диагностике логических узлов.

Формула из обретенк я устройство для контроля и диагностики логических узлов, содержащее накопитель тестов, блок управления, входной регистр, регистр тестов, блок преобразования параллельного кода в последовательный, блок сравнения, регистр результата, блок буферной памяти, причем выходы накопителя тестов соединены с входами блока управления и с информацион— ныи входами входного регистра, выходы которого соединены с информационными входами регистра тестов и с первой группой информационных входов блока сравнения, вторая группа информационных входов которого соединена с вы- @ ходами блока преобразования параллельного кода в последовательный, информационные входы которого соединены с выходами первого гроверяемого угла, входы которого соедине — 45 ны с выходами регистра тестов, выходы блока сравнения соединены с входами регистра результата, выходы которого соединены с входами блока буферной памяти, управляющий вход которого соединен с первым выходом блока управления, второй выход которого сое,— динен с управляющим входом регистра результата, третий выход блока управления соединен с управляющим входом блока сравнения, четвертый выход блока управления соединен с управляющим входом блока преобразования паралгельного кода в последовательный, пятый выход блока управления соединен с управляющим входом регистра тестов, шестой выход блока управления соединен с управляющим входом входного регистра, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей путем обеспе;ения проверки логических узлов, выполненных на разных сериях элементов, в устройство введен первый блок преобразования уровней, второй блок преобразования уровней, формирователь уровня сигнала, блок установки регистра тестов, причем информационные входы блока преобразования параллельного кода в последовательный соединены с выходами второго блока преобразования уровней, входы которого соединены с выходами второго проверяемого узла, выходы регистра тестов соединены с входами первого блока преобразования уровней, выхс ды которого соединены с входами формирователя уровня сигнала, выходы которого соединены с входами второго проверяемого узла, установочный вход регистра тестов соединен с выходом блока установки регистра тестов, вход которого является входом устройства.

Источники информации, принятые во внимание при экспертизе

1. Патент США Р 3538599, кл. G 06 F ll/00, 1971.

2. Авторское свидетельство СССР

Р 650080, кл. G 06 F 11/04, 1979 (прототип).

947863 фие! йцг.2

1 г7. фиг. 3

Составитель Н.Торопова

Техред Т. Маточка Корректор И.Муска

Редактор Н.Ковалева

Заказ 56 53/73 Тираж 731 If

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектиая, 4