Устройство микропроцессорного управления и обработки информации

Устройство микропроцессорного управления и обработки информации

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. сеид-ву(22) Заявлено 090879 (21 ) 281 4052/18-24 (Я 1(} М, К1т с присоединением заявки ¹ (23) Приоритет

G 06 F 15/00

Госуларственный комитет

СССР по аелам изобретений и открытий

Опубликовано 300782 Бюллетень ¹ 28

Дата опубликования описания 30.07.82 (53) УДК 681 . 325 (088. 8) 1

К. И. Диденко, Л. М. Пшисуха, В. Г. Солодо нйков, В. В. Топорков, К.М. Усенко и Н.B. Черне (72) Авторы изобретения

Специальное конструкторское бюро систем автоматического управления (71) Заявитель (54) УСТРОЙСТВО МИКРОПРОЦЕССОРНОГО УПРАВЛЕНИЯ

H OEPAEOTKH ИНФОРМАЦИИ

Устройство относится к вычислительной технике, а именно. к средствам микропроцессорного управления, Известно микропроцессорное устройство, состоящее из микропроцессора, элемента памяти и элемента вводавывода. Такое устройство позволяет программным путем выполн ять различные функции управления и обработки информации (1).

Недостатком данного устройства является непосредственное подключение к микропроцессору элементов памяти и ввода-вывода, что вызывает значительные трудности при расширении объема подключаемого оборудования и организации прерываний.

Наиболее близким к предлагаемому является микропроцессорное устройство, содержащее микропроцессор, контроллер интерфейса (системный контроллер с адресными буферами и генератором), модуль приоритетного преры« вания, элементы памяти, элементы ввода-вывода, интерфейсную магистраль (шина адреса, шина данных, шина управления) (2).

Недостатком известного устройства является недостаточное эффективное использование интерфейсной магистрали, при подключении к ней нескольких активных устройств, что в свою очередь значительно снижает проиэ5 водительность микропроцессорных систем, а также ограничивает возможности(их использования.

Цель изобретения — повышение производительности и расширение диапазона использования.

Поставленная цель достигается тем, что в устройство микропроцессорного управления и обработки информации, содержащее микропроцессор, контроллер интерфейса, блок приоритетного прерывания, блок памяти и блок ввода-вывода, причем вход-выход микропроцессора соединен с первым входом-выходом контроллера интерфейса, второй вход-выход которого через интерфейсную магистраль соединен с входами-выходами блока памяти, блока приоритетного прерывания, и первьм входом-выходсм блока вводавывода, первый вход микропроцессора

25 соединен с выходом блока приоритетного прерывания, введены блок приоритетного распределения интерфейсной магистрали, блок управления асинхронным обменом и триггер эапро30 са, причем вход-выход блока приори947867 тетного распределения интерфейсной магистрали через интерфейсную магистраль подключен к входам-выходам блока приоритетного прерывания, входы блока управления асинхронным обменом, блока ввода-выв ода подключе ны через шину разрешения к выходу блока приоритетного распределения интерфейсной магистрали, вход-выход блока управления асинхронным обменом подключен к входу-выходу конт- 10 роллера интерфейса, а первый выход блока управления асинхронным обменом — к второму входу микропроцессора, единичный и нулевой вХоды триггера запроса подключены к вы- 15 ходу контроллера интерфейса и второму выходу блока управления асинхронным обменом соответственно, выходы триггера запроса и второй входвыход блока ввода-вывода чеРез шинУ запроса подключены к входу блока приоритетного распределения интерфейс ной магистрали.

Кроме того, блок управления асинхронным обменом содержит три триггера, формирователь импульсов, эле— мент задержки, элемент И и генератор тактовых сигналов, причем вход формирователя импульсов является. входом блока, выход формирователя импульсов подключен к еди ничному входу перв ого триггера, единичный выход которого через элемент задержки подключен к. синхронизирующему входу второго триггера, единичный выход которого соединен с первым входом элемента И, выход которого соединен с информационным входом третьего триггера, единичный выход которого соединен с нулевым входом второго триггера, нулевой выход 40 третьего триггера — с синхронизирующим входом первого триггера, синхронизирующий вход третьего триггера с выходом генератора так товых сигналов и является первым выходом блока, выходы первого и второго триггеров и второй вход элемента И являются входом — выходом блока, выход третьего триггера является вторым выходом блока.

35

Причем, блок приоритетного Распределения интерфейсной магистрали содержит регистр, два дешифратора, формйров атель импульсов, у зел приоритетного сравнения и элемент задеряфи, причем информационный вход узла приоритетного сравнения соединен с выходом регистра, стробирующий вход узла приоритетного сравнения соединен с выходом элемента за- 60 держки, информационный и синхронизирующий выход узла приоритетного

Ф сравнения соединен с соответствую— щлми входами первого дешифратора, группа выходов которого является выходом блока, синхрониэирующий вход регистра соединен с выходом второго дешифратора, исполнительный вход которого е ерез формирователь импульсов соединен с входом элемента задержки, информационный вход регистра адресный и исполнительный входы второго дешифратора и вход элемента задержки являются входом-выходом блока, группа входов запроса узла приоритетного сравнения является входом блока.

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 — блок-схема блока приоритетного распределения интерфейсной магистрали; на фиг.3 — блок-схема контроллера интерфейса; на фиг.4 блок-схема блока управления асинхронным обменом; на фиг.5 — блок-схема микропроцессора; на фиг.6 алгоритм работы микропроцессора.

Устройство содержит блок 1 приоритетного распределения интерфейсной магистрали, блок 2 приоритетного прерывания, контроллер 3 интерфейса, микропроцессор 4, блок 5 управления асинхронным обменом, триггер

6 запроса, блок 7 памяти, блок 8 ввода-вывода, интерфейсная магистраль

9, шина 10 запроса, шина 11 разрешения 11.

Блок 1 приоритетного распределения интерфейсной магистрали содержит формирователь 12 импульсов, регистр

1 3, дешифратор 14, узел 15 приоритетного сравнения, элемент 16 задержки, дешифратор 17.

Контроллер 3 интерфейса содержит элемент И 18, первый и второй групповые клапаны 19 и 20, первый и второй регистры 21 и 22; триггер 23, элемент 24 задержки, шифратор 25.

Блок 5 управления асинхронным обменом содержит формирователь 26 импульсов., элемент 27 задержки, элемент И 28, генератор 29 тактовых сигналов и триггеры 30 — 32.

Микропроцессор 4 содержит буфер данных 33, арифметикологический блок 34 (АЛУ), регистр 35 команд, дешифратор 36 инструкций, регистры

37 общего назначения, счетчик 38 команд, регистр 39 адреса, буфер 40 регистра адреса, блок 41 синхронизации и управления. В устройстве применен микропроцессор серии К580ИКЯО, К0.348.393 ТУ. !

Предлагаемое устройство обеспечивает функциониров ание в следующих режимах: органиэации программного обмена1 организации прерывания микропроцессора1 организации активного доступа к интерфейсной магистрали.

Режим органиэации программного обмена.

947867

Работа устройства в этом режиме осуществляется под воздействием микропроцессора 4, который выполняет операции записи информации в блоки памяти и ввода-вывода, a также операции чтения информации 5 из блоков памяти и ввода-вывода.

В начале каждого машинного цикла обращения к блоку памяти или блоку ввода-вывода в такте Tl микропроцессор 4 устанавливают на адресных ши- 10 нах код адреса, а на шинах данных код состояния микропроцессора. Контроллер 3 в соответствии с кодом состояния осуществляет формирование интерфейсного исполнительного сигнала, а также вырабатывает сигнал неготовности, который подается на вход ГОТОВ микропроцессора. В такте Т2 микропроцессор ныдает на шины данных информационные сигналы (или подключает шины данных для приема информации). К этому моменту микропроцессор 4 совместно с контроллером 3 заканчивают формирование всех сигналов, необходимь1х для обмена информацией, однако подключение их к интерфейсной магистрали не производится до тех riop, пока на это не будет получено разрешение от блока 1. Для этого контроллер 3 через время после выдачи микро— процессору сигнала неготовности взводит триггер 6 н единичное состояние . При этом с выхода триггера 6 на одну из линий шины 10 подается сигнал запроса доступа к интерфейс- 35 ной магистрали. Блок 1 фиксирует данный запрос и в случае, если по по интерфейсной магистрали не производится цикл обмена другим активным устройством и нет запроса более вы- 40 соким приоритетом, ныдает по соответствующей линии шины 11 сигнал ра зреше ни я .

По этому сигналу блок 5 начинает вырабатывать последовательность сигналов управления, поступающих на контроллер 3, которые обеспечивают подключение к интерфейсной магистра-. ли сигналов микропроцессора.

В случае выполнения микропроцессором операции записи к интерфейсной, магистрали подключаются сигналы адресные АДР, информационные ИНФ и с некоторой задержкой Г исполнительный сигнал записи ЗАП. Адресуемый блок памяти или блок ввода-вывода, приняв сигвал записи ЗАП, осуществляет прием выданной микропроцессором информации и отвечает сигналом ответа OTB.

При выполнении микропроцессором операций чтения в интерфейсную магистраль выдаются адресные сигналы

АДР и исполнительный сигнал чтения

ЧТН, а информационные входы контроллера 3 подготавливаются для приема информации. По сигналу чтение ЧТН адресуемый блок выдает в интерфейсную магистраль информационные сигналы и сопровождает их сигналом ответа ОТВ °

Приняв сигнал ответа ОТВ, контроллер 3 устанавливает на шине ГОТОВ микропроцессора сигнал. готовности, а в случае выполнения операций чтения производит также занесение информационного сообщения в буферный регистр (расположенный в контроллере 3).

Блок 5 управления асинхронным обменом по сигналу ответ .ОТВ организует отключение сигналов микропроцессора от интерфейсной магистрали.

Сначала отключается исполнительный сигнал ЗАП и ЧТН. На это адресуемый элемент отвечает сбросом сигнала ответ ОТВ (а при операциях чтения и сбросом информационных сигналов

ИНФ) . После сброса сигнала ответ ОТВ блок 5 отключает адресные сигналы (при операциях .записи и информационные), а также устанавливает триггер

6 в нулевое состояние, что вызывает сброс сигнала запроса интерфейсной магистрали. При этом блок 1 сбрасывает сигнал разрешения, соответствующий данному сигналу запроса.

В этот момент сигналы микропроцессора полностью отключены от интерфейсной магистрали и ее используют другими активными устройствами,подключенными к ней.

Микропроцессор анализирует сигнал готовности в конце такта Т2. Если к этому моменту времени уже произведен цикл обмена (следовательно на входе ГОТОВ микропроцессора установлен сигнал готовности), то микропроцессор переходит в такт ТЗ и осуществляет выполнение внутренних операций.

В случае, когда к концу такта Т2 еще не произведен цикл обмена, то на входе ГОТОВ присутствует сигнал неготовности и микропроцессор входит в режим ожидания TW. Это происходит, например, при работе с медленно действующим блоком ввода-выв ода.

Микропроцессор входит в режим ожидания и н том случае, при запросе устройством интерфейсной магистрали по ней производится цикл обмена внешним активным устройством. Блок

1 при этом не выдает сигнала разрешения на доступ микропроцессора к интерфейсной магистрали до тех пор, пока внешнее активное устройство не закончит цикл обмена, и следовательно, после получения сигнала разрешения устройство не успеет произвести свой цикл обмена до окончания такта Т2 микронроцессора.

Таким образом, ожидание. устройством разрешения доступа к интерфейсной магистрали осуществляется ана947867 логично тому, как и ожидание при работе с медленно действующими внешними устройствами.

Количество тактов ожидания TW микропроцессора не ограничивается.

Микропроцессор в конце каждого такта

ТИ производит анализ сигнала готовности и при его наличии переходит в такт ТЗ.

В такте Т3 микропроцессор при выполнении операции чтения осуществ- 10 ляет прием информации, предварительно занесенной в буферный регистр контроллера 3.

Режим органиэации прерывания микропроцессора. )5

Внешнее устройство, требующее прерывания текущей программы, устанавливает на одной иэ линий ЗПР интерфейсной магистрали 9 сигнал запроса прерывания . Количество линий

ЗПР соответствует количеству уровней прерывания микропроцессора. Обычно количество уровней прерывания для микропроцессоров равно 8. Каждому уровню прерывания присвоен соответствукщий приоритет.

Блок 2 анализирует наличие на линиях сигналов запроса прерывания.

Если в данный момент микропроцессор не обслуживает прерывание с более высоким приоритетом, чем текущий запрос прерывания, то блок 2 формирует код вектора прерывания, соответствующий данному запросу и выдает микропроцессору сигнал прерывания

ПРЕР. Микропроцессор после выполнения очередной команды воспринимает этот сигнал ПРЕР (если вход прерывания не заблокирован микропроцессором) и во время обращения за следующей командой в коде состояний уста- 40 навливает сигнал подтверждения запроса прерывания.

Контроллер 3 в соответствии с кодом состояния микропроцессора формирует исполнительный сигнал разрешения прерывания РПР. Далее, производится запрос доступа к интерфейсной магистрали (вэводится триггер 6) и при получении с блока 1 сигнала разрешения блок 5 организует по ин- S0 терфейсной магистрали цикл обмена, аналогичный тому, который имеет место при выполнении микропроцессором операций чтения в режиме программного обмена. Однако в этом случае 55 адресные сигналы не имеют смысла, а блок 2 непосредственно восприни— мает исполнительный сигнал, по которому выдает в интерфейсную магистраль код вектора прерывания и сигнал 60 ответа ОТВ. По сигналу ответ ОТВ контроллер 3 производит прием кода вектора прерывания, а блок 5 организует отключение сигналов микропроцессора от интерфейсной магистрали и выдает микропроцессору сигнал готовности (аналогично описанному в режиме программного обмена) .

В такте ТЗ микропроцессор производит прием вектора прерывания и организует переход на выполнение соответствующей программы обслуживания данного прерывания. Вектор прерывания воспринимается микропроцессором как команда перехода, При одновременном поступлении с нескольких внешних устройств эапросов на прерывание, блок 2 формирует код вектора прерывания, соответствующий запросу, имеющему наивысший приоритет.

Режим организации активного доступа к интерфейсной магистрали.

Организация доступа к интерфейсной магистрали является единой для всех активных устройств, подключенных к ней (в том числе и для микропроцессора предлагаемого устройства).

Каждое активное .устройство использует одну линию шины 10 запроса и соответственно одну линию шины 11 разрешения. Когда активному устройству нужно произвести цикл обмена по интерфейсной магистрали, оно формирует сигнал запроса, который по шине 10 подается на блок 1. Если в данный момент интерфейсная магистраль свободна (другое активное устройство не производит по ней цикл обмена), то блок 1 выдает по соответствующей предлагаемому устройству линии шины 11 сигнал разрешения.

В случае, когда активное устройство требует доступа к интерфейсной магистрали, а она занята, блок 1 выдает сигнал разрешения предлагае— мому устройству только после того, как магистраль освободится. В каждый конкретный момент времени блок 1 разрешает доступ к интерфейсной магистрали только одному активному устройству.

Получив сигнал разрешения, актив— ное устройство осуществляет цикл обмена (аналогично описанному выше}, отключается от интерфейсной магистрали и сбрасывает свой сигнал запроса. Блок 1, в свою очередь, сбрасывает сигнал разрешения, соответствующий данному запросу. После этого интерфейсная магистраль свободна и блок 1 разрешает доступ к интерфейсной магистрали другому активному устройству. Таким образом, циклы обмена по интерфейсной магистрали следуют один эа другим.

При ОдноВременном поступлении Зап росов от нескольких активных устройств блок 1 выдает сигнал разрешения на пользование интерфейсной магистралью устройству, имеющему наивысший приоритет. Остальные зап947867

10 росы удовлетворяются в порядке понижения приоритетности.

Приоритет устройств„ подключенных кеинтерфейсной магистрали, определяется номером линии шины 10, а следовательно, и шины li, которую ис- 5 пользует предлагаемое устройство для запроса интерфейсной магистрали.

Устройства, подключенные к линиям с более высоким номером, обладают и более высоким приоритетом. 10

Номера линий шин 10 и 11 определяют уровень запроса доступа к интерфейсной магистрали. Блок 1 обеспечивает воэможность программно-изменяемой блокировки уровней запроса.

Это осуществляется путем засылки активным устройством, например микропроцессором устройства, соответствующего кода в блок 1. Активные устройства, имеющие уровень запроса 20 меньший, чем абсолютное значе ние кода блокировки, засланного в блок 1, не имеют доступа к интерфейсной магистрали.

Команды микропроцессора выполняются по машинным циклам (M) . В зависимостии от ти па команд их вып ол": нение осуществляется за один, два, три, четыре или пять типичных машинных циклов. В каждом машинном цикле осуществляется обращение к ЗУ или

УУВ, каждый машинный цикл выполняется по машинным тактам (Т). Машинный цикл длится три, четыре или пять машинных тактов. Число тактов в цикле определяется кодом выполняемой команды. Длительность каждого такта равна периоду тактовой частоты и определяется как интервал времени между двумя соседними импульсами фазы Ф1. При частоте импульсов фазы 2 40

МГУ-длительность каждого такта 500 нс.

Микропроцессор находится в трех состояниях: Ожидание, Захват, Останов . Длительность этих состояний определяется внешними управ- 45 ляющими сигналами. Эти состояния синхронизированы машинными тактами.

Алгоритм работы микропроцессора (фиг.б) доказывает последовательность перехода от такта к такту в машинном цикле и влияние внешних сигналов Готовность, Захват и Запрос прерывания на выполнение машинного цикла.

При подаче на микропроцессор сигнала Сброс машинный цикл начинается с такта Tl В этом такте на адресные шины выдается адрес ячейки

ЗУ, а на шины данных выводится информация состояния.

Иэ такта Tl микропроце ссор всегда переходит в такт Т2. B этом такте прои зводитс я анализ входных сигналов Готовность, Захват и сигнала состояния Подтверждение 65 останова (Пост), формируемого при выполнении команды 84Т.

Если на входе Готовность напряжение логического нуля вырабатывается сигнал состояния Пост, то микропроцессор переходит в состоя ние ожидания (Тс,ж) или в состояние Останов (Тост ) соответственно. В состоянии Ожидание микропроцессор .находится до тех пор, пока на вход Готовность не подается напряжение логической едини цы. Если на входе Готовность напряжение логической единицы, то микропроцессор переходит в такт Т3.

B такте Т3 происходит прием информации на регистр команд или регистры общего назначения из внешних устройств по каналу данных. В этом такте происходит анализ сигнала Захват . Если на входе Захват напряжениее логической единицы, то после окончания такта Т3 микропроцессор переходит в режим Захват .

После выполнения такта Т3 цикл заканчивается и микропроцессор переходит в такт Т4. После выполнения такта Т4 цикл также заканчивается и микропроцессор переходит в такт Т5.

После выполнения такта Т5 цикл заканчивается. Эти переходы, т.е. число тактов в цикле, зависят от кода выполняемой команды. В течение тактов Т4 и Т5 выполняются внутренние операции микропроцессора. В это время не происходит обращение к ЗУ, УВВ и не требуется подачи внешних управляющих сигналов.

В конце машинного цикла происходит анализ сигнала Захват . Гсли на вход Захват подается напряжение логической единицы, то продолжае тс я выполне ние режима Захват ..

В противном случае происходит анализ окончания выполнения команды. Если команда не закончена, то микропроцессор начинает выполнять следующий машинный цикл с такта Тl. После выполнения последнего цикла команды анализируется сигнал на входе Запрос прерывания (Зп p). Напряжение логической единицы, поданное на вход Запрос прерывания, установит внутренний триггер запроса прерывания в единичное состояние, если на выходе Разрешение прерывания (Рз ) напряжение логической единицы, При этом микропроцессор начинает выполнять действия по прерыванию прог. раммы. Если на входе Запрос прерывания напряжение логического нуля, то микропроцессор начинает выполнять первый цикл новой команды с такта Tl.

Таким образом, такая организация обмена по интерфейсной магистрали микропроцессора предлагаемого устройства блоком памяти и блоком

947867 ввода-вывода позволяет значительно повысить производительность микропроцессорных систем, содержащих несколько активных устройств, а также расширить диапазон применения микропроцессорных устройств. 5

Формула изобретения

1. Устройство микропроцессорного )О управления и обработки информации, содержащее микропроцессор, контроллер интерфейса, блок приоритетного прерывания, блок памяти и блок ввода-вывода, причем вход-выход мик- !5 ропроцессора соединен с первым входом-выходом контроллера интерфейса, второй вход-выход которого через интерфейсную магистраль соединен с входами-выходами блока памяти, блока 20 приоритетного прерывания и первым входом-выходом блока ввода-вывода, первый вход микропроцессора соединен с выходом блока приоритетного прерывания, о т л и ч а ю щ е е.— 2S с я тем, что, с целью повышения производительности и расширения диапазона использования, в него введены блок приоритетного распределения интерфейсной магистрали, блок уп- 30 равления асинхронным обменом и триггер запроса, причем вход-выход блока приоритетного распределения интерфейсной магистрали через интерфейсную магистраль подключен к входом-выходам блока приоритетного прерывания, входы блока управления асинхронным обменом, блока вводавывода подключены через шину разрешения к выходу блока приоритетного распределения интерфейсной магист- 40 рали, вход-выход блока управления асинхронным обменом подключен к входу-выходу контроллера интерфейса, а первый выход блока управления асинхронным обменом — к второму вхо- 45 ду микропроцессора, единичный и ну- левой входы триггера запроса подключены к выходу контроллера интерфейса и второму выходу блока управления асинхронным обменом соответ- 5О ственно, выходы триггера запроса, второй вход-выход блока ввода-вывода через шину запроса подключены к входу блока приоритетного распределения интерфейсной магистрали. 55

2, Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления асинхронным обменом содержит три триггера, формирователь импульсов, элемент. задержки, элемент И и генератор тактовых сигналов, причем вход формирователя импульсов является входом блока, выход формирователя импульсов подключен к единичному входу первого триггера, единичный выход которого через элемент задержки подключен к синхро" низирующему входу второго триггера, единичный выход которого соединен с первым входом элемента И, выход которого соединен с информационным входом третьего триггера, единичный выход которого соединен с нулевым входом второго триггера, нулевой выход третьего триггера - с синхронизирующим входом первого триггера, а синхронизирующий вход третьего триггера соединен с выходом генератора тактовых сигналов и является первым выходом блока, выходы перво го и второго триггеров и второй вход элемента И являются входом-выходом блока, выход третьего триггера является вторым выходом блока.

3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок приоритетного распределения интерфейсной магистрали содержит регистр, два дешифратора, формирователь им(пульсов, узел приоритетного сравнения и элемент задержки, причем информационный вход узла приоритетного сравнения соединен с выходом регистра, стробирующий вход узла приоритетного сравнения соединен с выходом элемента задержки, информационный и синхронизирующий выход узла приоритетного сравнения соединены с соответствующими входами первого дешифратора, группа выходов которого является выходом блока, синхронизирующий вход регистра соединен с выходом второго дешифратора, исполнительный вход которого через формирователь импульсов соединен с входом элемента задержки, информационный вход регистра, адресный и исполнительный входы второго дешифратора и вход элемента задержки являются входом-выходом блока, груп— па входов запроса узла приоритетного сравнения является входом блока.

Источники информации, принятые во внимание при экспертизе

1. 8080 Microcomputer Systems, Users ManuaI, September 1975, Fig 3-1.

2. 8080 Microcomputer Systems, Users ManuaI, September 1975, F1ц 3-6 (прототип).