Одноразрядное стековое запоминающее устройство

Одноразрядное стековое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскнк

Социалнстнчесннк

Респубеик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву(22) Заявлено 271080 (21) 3219395/18-24 (5$) М. Кд.з с присоединением заявки №вЂ”

G 11 С 19/00

Государственный комитет

СССР по делам изобретений н открытий (23) Приоритет—

Опубликовано 3007.82. Бюллетень ¹ 28 (53) УДК 681. 327.66 (088.8) Дата опубликования описания 300782

В.Г.Александров, B.Ñ.Êíÿçbêoâ, О.Г.Кокаев и Н .Н.Конов зтав

f

/ -

1,\

Ленинградский ордена Ленина злектротехни еский, институт им.В.И.Ульянова (Ленина) (72) Авторы изобретения (71) Заявитель (54) ОДНОРАЗРЯДНОЕ СТЕКОВОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных устройств для упорядоченного хранения и выдачи информации по безадресному принципу.

Известно запоминающее устройство, предназначенное для хранения и упорядоченного считывания информации, построенное на принципе сдвигающег э регистра (1).

Недостатком такого устройства является низкая надежность информа- ции, так как выход из строя одного разряда сдвигающего регистра ведет к потере информации во всем разрядном сечении. Кроме того, при сдвиге всего массива вероятность сбоя на шинах передачи информации зависит от числа слов, хранящихся в запоминающем устройстве.

Наиболее близким по технической сущности к предлагаемому является стековое запоминающее устройство, содержащее реверсивный счетчик, выход которого соединен через дешифратор и вентили записи информации с входом элементов памяти, к вторым входам которых подключены информационные разрядные шины устройства (2).

Недостатком известного устройства является низкая надежность хранения информации и возможность ее искажения в процессе считывания.

Цель изобретения - повышение надежности запоминающего устройства в процессе считывания информации.

Поставленная цель достигается тем, что в устройство, содержащее элементы памяти, первые входы которых подключены к шине записи, вторые — к шине управления записью, третьи — к одной из информационных разрядных шин, четвертые — к шине установки в

"0", пятые — к шине управления считыванием, выход элемента памяти подключен к другой разрядной шине, введены управляющие элементы памяти, первый выход каждого из которых, кроме последнего, подключен к пятому входу каждого иэ элементов памяти, второй выход каждого управляющего элемента памяти соединен с восьмым входом последующего управляющего элемента памяти, первые и вторые входы каждого управляющего элемента памяти подключены соответственно к шинам записи и считывания, третьи входи каждого управляющего элемента

30 памяти подключены к шинам уйравления

947911 записью, четвертые входы каждого

Управляющего элемента памяти подключены к шине "Установка в "0", пятые входы каждого управляющего элемента памяти соединены с первым выходом данного управляющего элемента памяти, 5 шестой и седьмой входы каждого управляющего элемента памяти, кроме последнего, соединены соответственно с третьим выходом предыдущего управляющего элемента памяти и восьмым входом10 последующего управляющего элемента памяти, шестой вход последнего управляющего элемента памяти подключен к шине записи.

Кроме того, каждый управляющий 15 элемент памяти, кроме последнего, содержит триггер, элементы И и элемент задержки, причем выход первого элемента И является первым выходом управляющего элемента памяти, один из входов — восьмым входом управляющего элемента памяти, другой вход первого элемента И соединен с единичным выходом триггера и является третьим выходом управляющего элемента памяти, нулевой выход триггера соединен с входом элемента задержки, выход которого является вторым выходом управляющего элемента памяти, первый и второй входы триггера соединены с выходами соотнетственно второго и третьего элементов И, первый, нторой и третий входы второго элемента И явля- ются соответственно первым, вторым и третьим входами управляющего элемента памяти, пеовый и второй входы тле- 35 тьего элемента И являются соответственно четвертым и пятым входами управляющего элемента памяти, первый и второй входы четвертого элемента И являются соответственно шес- 40 тым и седьмым входами управляющего элемента памяти, выход четвертого элемента И соединен с третьим входом второго элемента H.

Также последний управляющий элемент памяти содержит триггер, два элемента задержки и два элемента И, причем первый, второй и третий входы первого элемента И являются соответственно первым, вторым и третьим входами последнего управляющего элемента памяти, первый и второй входы второго элемента И являются соответственно четвертым и пятым входами последнего управляющего элемента памяти, выходы элементов И соединены с входами триггера, нулевой выход которого соединен с входом первого элемента задержки, выход которого является вторым выходом последнего уп- 60 равляющего элемента памяти, единичный выход триггера является первым выходом управляющего элемента памяти, вход второго элемента задержки является шестым входом последнего уп. 65 равляющего элемента памяти, выход второго элемЕнта задержки соединен с вторым входом элемента И.

На чертеже приведена структура одноразрядного стеконого запоминающего устройства.

Устройстно содержит шину записи информации 1, шину 2 "Установка н

"0", информационные разрядные шины (входную)3 и выходную 4, элементы

5-8 линии задержки, входное 9 и выходное 10 слова устройства, нулевой

11 и единичный 12 выходы триггера управляющего элемента памяти (УЭП), поступающие на i+1 слово памяти, выходные вентили 13-15 считывания информации, элементы 16-18 памяти (триг геры), входные вентили 19-21 записи информации, вентили 22-24 установки элементов памяти в "0", вентили 25 и

26 управления считыванием информации, триггеры 27-29 управляющих элементов памяти, вентили 30-32 записи информации в УЭП, вентили 33-35 установки

УЭП в "0", вентили 36 и 37 управления записью информации, шины 38-40 управления считыванием в i, (-1 и первом словах памяти, шины 41-43 управления записью в i,,i-1 и.первое слово памяти.

Устройство работает следующим образом.

Из всего массива памяти запоминающего устройства в .каждый момент времени используется только информация, расположенная на границе свободной и занятой зон. Поэтому достаточно описать работу в двух режимах: запись н стек и чтение из стека. Запись информации н стек.

Допустим в 1,2,..., -2 слове устройства записана информация, т.е. в триггерах УЭП этих слов записаны единицы. Триггеры 27 и 28 находятся в нулевом состоянии. Таким образом подготовлена схема управления записью в регистр (слово) памяти 17.

Кроме того, сигнал с вентиля 37 поступает на входной вентиль УЭП 31.

Запись в память осуществляется через вентиль 22, на второй и третий входы которого поступают сигналы с шины 3 и сигнал записи информации с шины 1.

После того, как записано информационное слово в триггер 28 заносится единица, которая показывает, что данное слово памяти занято информацией. При записи информации в первое слово стека сигнал на разрешение записи выставляется на шине 43 не по сигналу с выхода вентиля управления записью, как при записи в последующие слова стека, а непосредственно по сигналу с выхода триггера 29 УЭП первого слова.

Чтение информации из стека.

Допустим,с первого по i — 1 слова стека заняты информацией, тогда все триггеры УЭП этих слов, в том числе

947911 и триггеры 28 и 29 находятся в единичном состоянии. Чтение осуществляется в два таКта. Сначала считывается информационное слово, а затем происходит гашение информации как в информационной части стека, так и в УЭП. В рассматриваемом случае схема 2б подготовлена сигналами с триггеров 28 и 29 и по шине 39 выдается высокий разрешающий сигнал управления считыванием информации. Через 10 схему 15 состояние триггера 18 пере пишется на выход на шину 4. После этого поступит сигнал гашения по шине 2, по которому обнулится считанное слово через вентиль 23, и с задержкой обнулится триггер УЭП через схему 34..

При считывании информации из первого слова стека высокий разрешающий сигнал на шину 40 выдается не по сигналу 20 с вентиля управления считыванием информации, как в остальных словах стека, а непосредственно по сигналу с выхода триггера УЭП 29.

Надежность работы стека определяется двумя параметрами: числом передач информации по шинам в процессе чтения и надежностью элементов памяти.

При использовании сдвигающего регистра число передач в процессе считывания информации зависит от числа разрядов в одном слове стека и от числа занятых слов памяти. При использовании бессдвигового устройства число передач не зависит от числа 35 слов, хранящихся в памяти, а определяется только числом разрядов в слове.

Надежность устройства, кроме того, определяется надежностью работы 4Q отдельных элементов. Отказ одного элемента в сдвигающем регистре приводит к потере информации во всем разрядном сечении. B то время, как в устройстве без сдвига информации 45 происходит потеря только в одном разряде одного информационного слова.

Например, если проанализировать работу стека объемом в двадцать слов, построенного по принципу сдвигающего регистра и по бессдвиговому принципу с точки зрения надежности, то, используя вышеизложенное, можно сказать, что надежность такого устройства, построенного по бессдвиговому принципу возрастает в двадцать раз при полностью заполненном стеке по сравнению с устройством, построенном по принципу сдвигающего регистра.

Формула изобретения

Одноразрядное стековое запоминающее устройство, содержащее элементы памяти, первые входы которых подклю- 5 чены к шине записи, вторые — к шине управления записью, третьи — к одной из информационных разрядных шин, четвертые — к шине установки в "0", пятые — к шине управления считыванием, выход элемента памяти подключен к другой разрядной шине, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены управляющие элементы памяти, первый выход каждого иэ которых, кроме последвего, подключен к пятому входу каждого из элементов памяти, второй выход каждого управляющего элемента памяти подключен к восьмому входу последующего управляющего элемента памяти, первые и вторые входы каждого управляющего элемента памяти подключены соответственно к шинам записи и считывания, третьи входы каждого управляющего элемента памяти подключены к шинам управления записью, четвертые входы каждого управляющего элемента памяти подключены к шине "Установка в "0", пятые входы каждого управляющего элемента памяти соединены с первым выходом данного управляющего элемента памяти, шестой и седьмой входы каждого управляющего элемента памяти, кроме последнего, соединены соответственно с третьим выходом предыдущего управляющего элемента памяти и восьмым входом последующего управляющего элемента, шестой вход последнего управляющего элемента памяти подключен к шине записи.

2. Устройство по п.1, о т л и ч аю щ е е с я тем; что каждый управляющий элемент памяти, кроме последнего, содержит триггер, элементы И и элемент задержки, причем выход первого элемента И является первым выходом управляющего элемента памяти, один из входоввосьмым входом управляющего элемента памяти, другой вход первого элемента

И .соединен с единичным .выходом триггера и является третьим выходом управляющего элемента памяти, нулевой выход триггера соединен с входом элемента задержки, выход которого является вторым выходом управляющего элемента памяти, первый и второй входы триггера соединены с выходами соответственно второго и третьего элементов И, первый, второй и третий входы второго элемента И являются соответственно первым, вторым и третьим входами управляющего элемента памяти, первый и второй входы третьего эле« мента И являются соответственно четвертым и пятым входами управляющего элемента памяти, первый и второй входы четвертого элемента И являются соответственно шестым и седьмым входами управляющего элемента памяти, выход четвертого элемента И соединен с третьим входом второго элемента И.

947911

3. Устройство по п.1, о т л и ч аю щ е е с я тем, что последний управляющий элемент памяти содержит триггер, два элемента задержки и два элемента И, причем первый второй

Р В и третий входы первого элемента И являются соответственно первым, вторым и третьим входами последнего уп - равляющего элемента памяти, первый и второй входы второго элемента И являются соответственно четвертым и 10 пятым входами, последнего управляющего элемента памяти, выходы элементов

И соединены с входами триггера, нулевой выход которого соединен с входом первого элемента задержки, выход которого является, вторым выходом последнего управляющего элемента памяти, единичный выход триггера является первым выходом последнего управляющего элемента памяти, вход второго элемента задержки является шестым входом послЕднего управляющего элемента памяти, выход второго элемента задержки соедннен с вторым входом элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 377887, кл. G 11 С 19/00, 1968.

2. "Экспресс информация", серия

ВТ, вып.38, 1971, реф.104 (прототип) 8ИИИПИ Заказ 5659/7 >

Тираж 622 Подписное

Филиал ППП "Патент", г.ужгород,ул.Проектн,iя,4